1.HLS是什么?与VHDL/Verilog有什么关系?
2.HLS有哪些关键技术问题?目前存在什么技术局限性?
一、HLS
高层次综合(HLS)-简介
HLS高层次综合(High Level Synthesis)是Xilinx公司推出的最新一代的FPGA设计工具,它能让用户通过编写C/C++等高级语言代码实现RTL级的硬件功能。
即使是完全不懂硬件,也可以使用这个软件去实现FPGA。采用HLS之后,FPGA开发的时间大大降低了,甚至可能低于DSP和GPU;这大大加速的FPGA的开发时间,使得开发具有了更强的灵活性和高效性,HLS的逐步完善使得FPGA的开发高效性更进一步。
HLS就是从高层次描述,之后综合成可用的网表文件的技术。这里的“高”指采用C、C++等编写程序,而不是传统的HDL语言。然而,实际上软件套件中是预先采用Vivado HLS这个软件将C程序转换成为Verilog HDL或者VHDL代码,之后进行下一步操作的,并不是直接综合C代码。
也就是说HLS是将C/C++转换为VHDL/Verilog,然后再执行。
二、发展与局限
阻碍高层次综合设计方法学(HLS)推广的因素这么多,该从何处突破?
1.发展
现在的有些公司已经使用HLS来进行FPGA的设计,因为它能大大降低FPGA的开发时间。理论上使用者只需掌握C/C++就可以去进行开发,它是对硬件进行抽象化,方便开发。
2.局限
技术的发展使得人们可以把精力放在设计上,而更少的去关注底层的具体实现,这就会使工程师对底层硬件不明不白,不能进一步精进。现在的HLS工具比较昂贵,一般的公司不会使用。