实验目的:练习基于VGA的图像显示,比如通过Verilog编程从VGA端口生成彩条图案;或者完成一个简单的类似贪吃蛇的VGA小游戏。
实验环境:Quartus Prime
实验前提:半加器和1位全加器设计并在硬件上实践
参考资料:
一、新建工程
新建如下工程
二、新建Verilog文件
代码暂时没写(经验证可行)
这里
编译无错后进行下一步。
三、硬件烧录
点击Tools——》Programmer
配置管脚
直接烧录(我没连接,实验室资源有限,就展示一下)
四、硬件连接和结果
硬件连接
实验结果