一、基于ZYNQ的HLS矩阵乘法加速实验（一）

最新推荐文章于 2024-07-31 11:04:11 发布

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分类专栏： HLS ZYNQ学习之路 FPGA 文章标签： FPGA ZYNQ HLS 矩阵乘法 SDK

本文链接：https://blog.csdn.net/qushuo123/article/details/109114067

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本文介绍了基于ZYNQ的HLS矩阵乘法加速实验，通过HLS自动生成4*4矩阵乘法电路，进行优化，包括ARRAY_PARTITION和pipeline优化，最终在SDK中验证正确性，并打包成IP。

摘要由CSDN通过智能技术生成

HLS创建矩阵乘法加速器

一、实验目的

二、HLS设计

三、打包IP

一、实验目的

通过HLS自动生成一个对两个4*4的矩阵进行乘法的电路，然后通过HLS进行优化，打包AXI接口并创建IP,最后在vivado中调用，在SDK中进行正确性检验。本篇我们只介绍HLS如何加速并打包生成IP，与vivado的联合测试将在下一篇介绍。

二、HLS设计

首先创建一个工程，我的工程名叫matrix，然后在source中添加两个文件，一个是.cpp文件，用来进行函数的定义，还要创建一个.h文件，用来对函数进行声明，我的两个文件都叫做matrix_mul，只是后缀名不同。然后在testbench中创建一个程序，名为main.c，用来提供输入并接受输出，这样便可以检测程序或者说电路的正确性了。

首先是matrix.cpp文件，内容如下：

#include "matrix_mul.h"
#include "matrix_mul.h"
void matrix_mul(ap_int<8> A[4][4],ap_int<8> B[4][4],ap_int<16> C[4][4])
{
	for(int i=0;i<4;i++)
	{

		for(int j=0;j<4;j+