ZYNQ学习之路（四）：DDR读写测试实验

最新推荐文章于 2024-05-22 15:37:44 发布
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分类专栏： ZYNQ学习之路 文章标签： ZYNQ AXI DDR PL与PS数据交换
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本文链接：https://blog.csdn.net/qushuo123/article/details/114454843
版权

目录

一、AXI协议简介

二、实验简介

三、框图实现

四、SDK部分编程

一、AXI协议简介

ZYNQ的架构是分为PL与PS的，因此两者之间免不了数据交互，之前我们介绍了通过BRAM进行交互，但BRAM进行交互存在速度慢、内存有限的缺点，对于ZYNQ7020来说，其BRAM只有4.9M，当数据量较大时，就没有办法使用了。而PS端的DDR3起码是512M，甚至有的达到了4G，可以满足大量数据进行交互。

PL与PS进行高速的数据交互要通过AXI协议。zynq 7000 SOC 的 HP 口是 High-Performance Ports 的缩写，如下图所示，一共有 4个 HP 口， HP 口是 AXI Slave 设备，我们可以通过这 4 个 HP 接口实现高带宽的数据交互。

AXI协议的具体内容不在这里详细介绍，这里只实现DDR3的读写测试。

二、实验简介

通过按键控制PL使用AXI协议向PS端的DDR3写数据，然后从PS端将数据读出打印，然后对比检查数据是否正确。

要求：自定义IP核可以设置读

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ZYNQ PL操作DDR内存读写测试
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注意/dev/zero不产生io，作为读或者写中的一方，可以用来测试纯写或者纯读的速度。time指令可以用来测试其后接指令的执行时间，细节。2、sd卡读速度和写速度测试。
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05-22 929
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zynq7系列DDR3的PCB走线阻抗与端接电阻问题 zynq7020仅PS带有DDR端口，兼容DDR2到DDR3协议，PCB设计主要参考ug933手册。 本文主要讨论其走线阻抗与端接电阻问题。 1. 官方推荐电压-1.5V/1.35V DDR3和DDR3L都同时支持1.5V和1.35V的I/O电压。 ············· ············ 2. 官方推荐走线阻抗–DDR3单端40，差分80 3. 官方推荐端接电阻–单端40，差分时钟80 4.正点原子开源的原理图–单端40.2，差分80
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