级联模60计数器（Verilog HDL语言描述）（仿真与综合）

目录

前言

模60计数器

Verilog HDL语言描述

测试文件

仿真波形

RTL Schematic

Technology Schematic

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前言

看这篇文章前，推荐先看看模10计数器和模6计数器，因为模60计数器是由这两个计数器级联得到的。相关博文下面有说。

级联模60计数器由模6计数器和模10计数器组成，模10计数器计数到9，产生一个进位，这时模6计数器在使能信号有效的情况下开始计数一次，模10计数器继续计数，然后计数到9产生进位，模6计数器又计数一次，如此下去，直到模6计数器到5，模6计数器在使能信号有效的情况下，进位一次。

这就是级联模60计数器的原理。

模60计数器

Verilog HDL语言描述

模60计数器分为3个模块，一个模10计数器模块，一个模6计数器模块，二者级联得到一个模60计数器，模块counter60调用counter10和counter6，模6计数器和模10计数器在另外一篇博文中有专门介绍：模6计数器以及模10计数器（Verilog HDL语言设计）（Modelsim仿真与ISE综合）

//模60计数器的Verilog HDL设计
module counter60(clk, rst_n, en, dout, co);

input clk, rst_n, en;
output[7:0] dout;
output co;
wire co10_1, co10,