模6计数器以及模10计数器（Verilog HDL语言设计）（Modelsim仿真与ISE综合）

最新推荐文章于 2025-04-22 15:48:37 发布
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分类专栏： Verilog/FPGA 实用总结区
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前言

模6计数器

Verilog HDL语言描述

测试文件

仿真电路图

RTL Schematic

Technology Schematic

模10计数器

Verilog HDL语言描述

测试文件

仿真波形

RTL Schematic

Technology Schematic

前言

详细地了解这些简单的计数器并非毫无意义的，因为它是组成大型计数器的小模块，如果大型的计数器不太好理解，那么分解出来分别研究，不也是一种好的办法吗？

这篇博文的意义就在如此。我将仿真加综合去详细的认清楚这些小零件。

模6计数器

模6计数器比较关键的一点是从0开始计数，计数到5（0101）时，产生一个进位信号1（注意这个进位信号1可以由第0位与第2位的与来得到，这在设计电路中比较重要，下面会有体现），并且此时，计数状态清零。

Verilog HDL语言描述

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