【Verilog基础】PPA优化问题总结(含面积优化、速度优化)

本文探讨了数字IC设计中的PPA(功率、性能、面积)优化,重点关注速度优化如pipeline、retiming和面积优化如串行化、资源共享。通过真题分析,阐述了在高速系统设计中,流水线、树型结构和信号后移对提升工作频率的影响,以及如何在资源利用和速度之间做出权衡。
摘要由CSDN通过智能技术生成

两大优化方向:面积优化、速度优化。它们是相互制约的关系,需要做tradeoff!

一、常见的PPA优化方式

1.1、速度优化

速度优化,即提高运行速度,本质上也是关键路径优化的另一种问法,可参考:【Verilog基础】时序分析之关键路径(Critical Path)优化(组合逻辑优化)(速度优化)

  • 1、pipeline
  • 2、retiming
  • 3、操作符平衡
  • 4、消除代码优先级
  • 5、逻辑复制
  • 6、关键信号后移(延时较大的信号放后面,缩短信号的路径长度)
  • 7、树型结构(这个可能有点陌生,着重理解记忆)

1.2、面积优化

面积优化,提高资源利用率以达到降低功耗的要求,常用的方法:

  • 1、串行化(这个可能有点陌生,着重理解记忆)
  • 2、资源共享
  • 3、逻辑优化

二、真题实战

2.1、真题1

以下方法哪些是进行面积优化( )。
A: 串行化
B: 资源共享

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