RGMII信号是什么样子的----大揭秘

已于 2022-07-24 17:45:06 修改
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于 2022-07-24 17:40:16 首次发布
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RGMII信号 测试
1、测试RGMII，先判断RGMII信号频率多少，就知道是千兆百兆的模式
发送时钟信号，速率为Gbit/s时，时钟速率为125MHz；速率为100Mbit/s时，速率为25MHz，速率为10Mbit/s时，速率为2.5MHz。精度要求为±50ppm
接收时钟信号，速率为Gbit/s时，时钟速率为125MHz；速率为100Mbit/s时，速率为25MHz，速率为10Mbit/s时，速率为2.5MHz。精度要求为±50ppm

我使用示波器测试出来，频率都是125MHz，所以是工作在千兆模式

接口定义：在这里插入图片描述

在这里插入图片描述

2.时序图

按照EEE和 and LPI标准，时序图如下
在这里插入图片描述

百兆时序图如下：
在这里插入图片描述

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实战篇-FPGA实现RGMII数据接收
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前面讲到关于关于ARP的理论知识，该章节主要通过FPGA接收以太网数据，并作数据分析。首先关于以太网RGMII接收时序如下图所示：图1 RGMII接收时序图如上图所示，RGMII采用双沿采样，4根数据线，时钟采用125MHz。这里提一下关于GMII时钟同样是125MHz,8根数据线，采用单沿采样。如上图所示，接收的信号需要将数据端整体偏移，保证数据在时钟沿的中间，这样保证采样时数据处于稳定状态。移动后的数据如下图所示：图2 数据偏移后的数据。
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（精简版千兆介质无关接口）是一种用于千兆以太网（1Gbps）的高效接口标准，旨在减少传统GMII接口的引脚数量，同时保持相同的传输速率。均传输数据，4位总线在125MHz下实现1Gbps速率（4位×2边沿×125MHz = 1Gbps）。：通过双倍数据速率（DDR）技术，将数据总线从GMII的8位压缩至4位，降低硬件设计复杂度。需确保数据与时钟的严格对齐，通常通过PHY内部的延迟电路（如DLL）或PCB布局补偿。：新型PHY芯片支持RGMII与SGMII切换（如1G/2.5G/5G自适应）。
以太网详解（一）-MAC/PHY/MII/RMII/GMII/RGMII基本介绍
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MAC（Media Access Control）即媒体访问控制子层协议。该部分有两个概念：MAC可以是一个硬件控制器 及 MAC通信以协议。该协议位于OSI七层协议中数据链路层的下半部分，主要负责控制与连接物理层的物理介质。MAC硬件大约就是下面的样子了：在发送数据的时候，MAC协议可以事先判断是否可以发送数据，如果可以发送将给数据加上一些控制信息，最终将数据以及控制信息以规定的格式发送到物理层；
m10_rgmii.par
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RGMII接口及时序详解
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以太网的通信离不开物理层 PHY 芯片的支持，以太网 MAC 和 PHY 之间有一个接口，常用的接口有MII、 RMII、 GMII、 RGMII 等。
coreRGMII_H.pdf
04-29
RGMII 千兆网介质独立接口 (RGMII) 是一个标准接口, 它有助于减少 连接物理和 MAC 所需的信号。CoreRGMII 负责提供一个 标准的千兆位介质独立接口 (GMII) RGMII 转换。十五根信号 GMII 接口 使用时钟的两个边缘转换为六信号 RGMII 接口。 IP 核心与 RGMII 规范 v2.0 兼容, 旨在支持 SmartFusion 2 系统- 芯片 (SoC) 现场可编程门阵列 (FPGA) 设备系列。SmartFusion2 以太网 MAC (EMAC) 支持 IEEE 802.3 10/100/1000 Mbps 以太网操作。应用各种配置参数或泛型 CoreRGMII 核心。
交换接口之RGMII接口
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11-03 2228
但是,目前我们使用的芯片的RGMII接口均使用的2.5V的CMOS接口，使用该信号电平时，其发送和接收的电平参数应满足RGMII V1.3a的规范标准，下表给出了当RGMII接口工作与2.5V的CMOS接口时，应满足的电平参数指标。对于RGMII接口，在信号的发送端，时钟和数据是同时变化，但在数据的接收端，数据在时钟的上升或下降沿采样，故要求在PCB布线时，CLK信号要比数据信号多引入大于1.5ns，小于2ns的时延。接收控制信号在上升沿时代表的含义为RXDV，在下降沿时代表的含义为RXERR。
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08-28 2766
硬件设计-RGMII接口电路
1000BASE-X_SGMII_GMII_RGMII_MII_1000BASE-T接口定义.docx
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"1000BASE-X_SGMII_GMII_RGMII_MII_1000BASE-T接口定义" 在 OSI 模型的物理层，定义了多种接口标准，以满足不同速率和应用场景的需求。其中，MII、GMII、RGMII 和 SGMII 等接口标准在高速以太网和快速以太网领域中...
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02-20
- **RGMII-ID**: 这种模式下，发送方会在接收到来自PHY芯片内部延迟后的时钟信号后再进行数据输出操作；同样地，接收方也会依据经过一定延时处理过的输入时钟来进行采样工作。这种方式可以有效解决因PCB布局引起的...
RGMII 最新标准
08-09
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05-27
2. 具体到信号描述，RGMII接口包括了发送时钟(TX_CLK)、发送数据(TXD[3:0])、发送控制信号(TX_CTL)以及相对应的接收端信号，包括接收时钟(RX_CLK)、接收数据(RXD[3:0])和接收控制信号(RX_CTL)。这些信号的命名方式和...
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虽然RGMII接口中，信号线减半，同时GTX_CLK和RX_CLK还是125MHz，为了达到1000Mbit的传输速率，TXD和RXD信号线上在时钟的上升沿发送GMII接口中的TXD[3:0]/RXD[3:0]，在时钟的下降沿发送GMII接口中TXD[7:4]/RXD[7:4]，并且信号TX_CTL反映了TX_EN和TX_ER的状态，即在GTX_CLK上升沿发送TX_EN，下降沿发送TX_ER。很明显，即该Spec只对TX通道上PHY这一侧的接收特性作了定义，而对TX通道MAC那一侧的发送特性并没有定义。
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之前看到过手写的GMM TO RGMII模块，使用的Xilinx原语编写，可适用于多数FPGA芯片，该IP核仅适用于ZYNQ 7000系列和 ZYNQ Ultrasclae MPsoc，其余芯片好像基本没有这个IP核，具体看该芯片IP库中能不能使用。选择时，确保GMII时钟频率适用于线路速率：10 Mb/s为2.5 MHz，100 Mb/s为25 MHz，1000 Mb/s为125 MHz，一般不选此选项。仅对核心配置中的共享逻辑有效，并且如果未选择外部时钟选项。时钟在内部产生时，该信号由时钟MUX使用。
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