RGMII信号是什么样子的----大揭秘

已于 2022-07-24 17:45:06 修改
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于 2022-07-24 17:40:16 首次发布
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RGMII信号 测试
1、测试RGMII，先判断RGMII信号频率多少，就知道是千兆百兆的模式
发送时钟信号，速率为Gbit/s时，时钟速率为125MHz；速率为100Mbit/s时，速率为25MHz，速率为10Mbit/s时，速率为2.5MHz。精度要求为±50ppm
接收时钟信号，速率为Gbit/s时，时钟速率为125MHz；速率为100Mbit/s时，速率为25MHz，速率为10Mbit/s时，速率为2.5MHz。精度要求为±50ppm

我使用示波器测试出来，频率都是125MHz，所以是工作在千兆模式

接口定义：在这里插入图片描述

在这里插入图片描述

2.时序图

按照EEE和 and LPI标准，时序图如下
在这里插入图片描述

百兆时序图如下：
在这里插入图片描述

最低0.47元/天 解锁文章
实战篇-FPGA实现RGMII数据接收
weixin_51418325的博客
07-23 2270
前面讲到关于关于ARP的理论知识，该章节主要通过FPGA接收以太网数据，并作数据分析。首先关于以太网RGMII接收时序如下图所示：图1 RGMII接收时序图如上图所示，RGMII采用双沿采样，4根数据线，时钟采用125MHz。这里提一下关于GMII时钟同样是125MHz,8根数据线，采用单沿采样。如上图所示，接收的信号需要将数据端整体偏移，保证数据在时钟沿的中间，这样保证采样时数据处于稳定状态。移动后的数据如下图所示：图2 数据偏移后的数据。
以太网知识-GMII / RGMII接口
weixin_53906196的博客
02-09 3835
虽然RGMII接口中，信号线减半，同时GTX_CLK和RX_CLK还是125MHz，为了达到1000Mbit的传输速率，TXD和RXD信号线上在时钟的上升沿发送GMII接口中的TXD[3:0]/RXD[3:0]，在时钟的下降沿发送GMII接口中TXD[7:4]/RXD[7:4]，并且信号TX_CTL反映了TX_EN和TX_ER的状态，即在GTX_CLK上升沿发送TX_EN，下降沿发送TX_ER。很明显，即该Spec只对TX通道上PHY这一侧的接收特性作了定义，而对TX通道MAC那一侧的发送特性并没有定义。
硬件阻抗不匹配导致的RGMII通信异常问题
weixin_44699830的博客
01-12 7596
阻抗匹配是为了防止信号反射的。将终端反射回来的信号吸收，防止在源端再次发生发射。高速数字信号线上添加33欧电阻的作用_ArthurBruin的博客-CSDN博客_串联33欧姆电阻作用大致总结一下问题排查的过程，从一开始怀疑phy的状态异常，对phy进行排查，到后来对mac进行排查，一直都很少怀疑真的是中间的RGMII通路某些部分出了问题，并且从飞线发现通信正常的时候，就应该怀疑大概率就是阻抗的问题了，飞线线阻要大于PCB走线线阻。通过分享这次记录，希望能给各位开发者在解决此问题时能有所帮助。
RGMII（Reduced Gigabit Media Independent Interface）详解
最新发布
SDJ_success的博客
02-25 1456
（精简版千兆介质无关接口）是一种用于千兆以太网（1Gbps）的高效接口标准，旨在减少传统GMII接口的引脚数量，同时保持相同的传输速率。均传输数据，4位总线在125MHz下实现1Gbps速率（4位×2边沿×125MHz = 1Gbps）。：通过双倍数据速率（DDR）技术，将数据总线从GMII的8位压缩至4位，降低硬件设计复杂度。需确保数据与时钟的严格对齐，通常通过PHY内部的延迟电路（如DLL）或PCB布局补偿。：新型PHY芯片支持RGMII与SGMII切换（如1G/2.5G/5G自适应）。
计算机接口时序波形图怎样看,RGMII接口数据 时序 波形分析（8页）-原创力文档...
weixin_39625747的博客
07-26 1622
RGMII 接口发送一个数据包时的TXCTL 为高电平的时间长度：RGMII 接口的TXCTL 的时间为8B 的Preamble+包长的时钟周期，如64B 的包，TXCTL 的长度就为72 个TXCLK 周期，80B 的包，就为88 个TXCLK 周期。64B 的包 (黄色为TXCLK，兰色为TXCTL )80B 的包 (黄色为TXCLK，兰色为TXCTL )RGMII 接口上数据发送的顺序：MA...
14-硬件设计-RGMII接口电路
weixin_44479192的博客
08-28 2761
硬件设计-RGMII接口电路
m10_rgmii.par
03-28
Intel® MAX® 10 FPGA DK Qsys NIOS II设计范例（Qsys system design Example） 此设计基于MAX 10 FPGA开发套件包含 Nios II，闪存FLASH，DDR3，三速以太网，UART 此设计是基于Quartus 16.0 Web服务器的板更新门户（BUP）设计，其中包含Nios®II处理器，三速以太网媒体访问控制（MAC）MegaCore®和DDR3MegaCore®。 它允许您通过以太网远程更新FPGA系统，例如，它可以用于更新嵌入式FPGA系统的固件。 该设计基于MAX 10 FPGA开发套件上的Ethernet A端口，请下载并安装BTS安装程序以获取有关BUP设计的更多详细信息。 另外，请参见应用笔记AN429：使用Nios®II处理器的以太网远程配置（PDF），以了解有关远程更新的更多信息。 请注意，此设计使用DDR3内存，并且根据不同套件的修订版，devkit上的引脚排列也会更改。 有关TCL脚本的信息，请参见MAX 10开发套件基准引脚布局设计，以及不同开发套件版本之间的引脚布局变化。
RGMII接口及时序详解
qq_43433724的博客
05-24 9196
以太网的通信离不开物理层 PHY 芯片的支持，以太网 MAC 和 PHY 之间有一个接口，常用的接口有MII、 RMII、 GMII、 RGMII 等。
coreRGMII_H.pdf
04-29
RGMII 千兆网介质独立接口 (RGMII) 是一个标准接口, 它有助于减少 连接物理和 MAC 所需的信号。CoreRGMII 负责提供一个 标准的千兆位介质独立接口 (GMII) RGMII 转换。十五根信号 GMII 接口 使用时钟的两个边缘转换为六信号 RGMII 接口。 IP 核心与 RGMII 规范 v2.0 兼容, 旨在支持 SmartFusion 2 系统- 芯片 (SoC) 现场可编程门阵列 (FPGA) 设备系列。SmartFusion2 以太网 MAC (EMAC) 支持 IEEE 802.3 10/100/1000 Mbps 以太网操作。应用各种配置参数或泛型 CoreRGMII 核心。
交换接口之RGMII接口
cgk123的博客
11-03 2214
但是,目前我们使用的芯片的RGMII接口均使用的2.5V的CMOS接口，使用该信号电平时，其发送和接收的电平参数应满足RGMII V1.3a的规范标准，下表给出了当RGMII接口工作与2.5V的CMOS接口时，应满足的电平参数指标。对于RGMII接口，在信号的发送端，时钟和数据是同时变化，但在数据的接收端，数据在时钟的上升或下降沿采样，故要求在PCB布线时，CLK信号要比数据信号多引入大于1.5ns，小于2ns的时延。接收控制信号在上升沿时代表的含义为RXDV，在下降沿时代表的含义为RXERR。
GMII,RGMII,SGMII,TBI,RTBI接口信号及时序介绍
Little_Eyelash的博客
07-09 6802
GMII,RGMII,SGMII,TBI,RTBI接口信号及时序介绍 千兆以太网MII接口类型主要有GMII、RGMII、SGMII、TBI和RTBI 五种 GMII接(如下图)： 与MII接口相比，GMII的TX/RX数据宽度由4位变为8位，GMII接口中的控制信号如TX_ER、TX_EN、RX_ER、RX_DV、CRS和COL的作用同MII接口中的一样，发送参考时钟GTX_CLK和接收参考时钟RX_CLK的频率均为125MHz(1000Mbps/8=125MHz)。在这里有一点需要特别说明下，那就是
RGMII简介及收发端口延时模式下时序图
weixin_46151667的博客
09-28 1万+
RGMII（Reduced GMII）：RGMII 是 GMII 的简化版，数据位宽为 4 位，在 1000Mbps 传输速率下，时 钟频率为 125Mhz，在时钟的上下沿同时采样数据。在 100Mbps 和 10Mbps 通信速率下，为单个时钟沿采样。 在千兆以太网中，常用的接口为 RGMII 和 GMII 接口。RGMII 接口的优势是同时适用于 10M/100M/1000Mbps 通信速率，同时占用的引脚数较少。但 RGMII 接口也有其缺点，就是在 PCB 布线时 需要尽可能对时钟、控制和数据线进行
RGMII 最新标准
08-09
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基于FPGA的百兆以太网RGMII接口设计（读书笔记） fpga开发.pdf
04-22
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Xilinx GMII TO RGMII IP核介绍及使用
weixin_63989952的博客
01-11 3610
之前看到过手写的GMM TO RGMII模块，使用的Xilinx原语编写，可适用于多数FPGA芯片，该IP核仅适用于ZYNQ 7000系列和 ZYNQ Ultrasclae MPsoc，其余芯片好像基本没有这个IP核，具体看该芯片IP库中能不能使用。选择时，确保GMII时钟频率适用于线路速率：10 Mb/s为2.5 MHz，100 Mb/s为25 MHz，1000 Mb/s为125 MHz，一般不选此选项。仅对核心配置中的共享逻辑有效，并且如果未选择外部时钟选项。时钟在内部产生时，该信号由时钟MUX使用。
千兆以太网（1）：接收——RGMII协议和IDDR原语
baidu_34971492的博客
04-09 5104
一、项目概况1、项目流程图2、模块说明：PC：个人电脑，有网线插槽的即可 RJ45接口：板卡上的网线插槽 PHY芯片：板卡上的以太网芯片，输入4对差分信号，转换为输出双沿4bit数据信号...
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本文主要讲解以太网PHY芯片与MAC数据传输的几种接口，详细MII、RMII、GMII、RGMII的接口信号和时序。
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【以太网通信】RGMII 接口及其时序规范
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洋洋Young的博客
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RGMII 接口是常见的以太网通信接口，用于 MAC 和 PHY 之间的通信，支持10/100/1000Mbps 三种通信速率。本文主要介绍 RGMII 接口定义及其在 1000Mbps 速率下的时序规范。
‘rgmii’、‘rgmii-id’、‘rgmii-rxid’、‘rgmii-txid’
02-20
### RGMII 协议概述 RGMII (Reduced Gigabit Media Independent Interface) 是一种用于连接网络处理器或MAC层设备与物理层(PHY)器件的接口标准。相较于传统的GMII接口，RGMII通过减少信号线的数量来简化硬件设计并降低成本，同时保持相同的性能水平[^1]。 #### 接口特性对比 | 特性 | GMII | RGMII | |--|--------------------| | 数据宽度 | 8位 | 4位 | | 总线周期数 | 每字节一个周期 | 每半字节两个周期 | | 工作频率 | 125 MHz | 125 MHz | 由于采用了双沿触发机制，在不增加时钟速度的情况下实现了相同的数据吞吐量。具体来说，在每个时钟周期内，分别于上升沿和下降沿传输低四位(TXD[3:0]/RXD[3:0]) 和高四位(TXD[7:4]/RXD[7:4]) 的数据[^2]。 ### RGMI 变体介绍 针对不同应用场景的需求，出现了几种基于原始RGMII定义的变化形式： - **RGMII-ID**: 这种模式下，发送方会在接收到来自PHY芯片内部延迟后的时钟信号后再进行数据输出操作；同样地，接收方也会依据经过一定延时处理过的输入时钟来进行采样工作。这种方式可以有效解决因PCB布局引起的偏移问题。 - **RGMII-RXID**: 主要应用于对接收路径实施单独的时间补偿措施的情形之中。在这种配置里，仅当接收到带有适当相位差调整之后的读取指令时才会启动相应的动作序列。 - **RGMII-TXID**: 类似地适用于发射链路部分，它允许发送端根据特定条件下的时间校准参数执行更为精确的信息传递过程。 这些变体的主要目的是为了适应实际应用环境中可能出现的各种同步难题，并确保最佳的工作效率和服务质量。 ```cpp // 示例代码展示如何设置不同的RGMII模式 void configure_rgmii_mode(int mode){ switch(mode){ case MODE_RGMII_ID: // 配置为RGMII-ID模式 break; case MODE_RGMII_RXID: // 设置成RGMII-RXID模式 break; case MODE_RGMII_TXID: // 调整至RGMII-TXID模式 break; default: printf("Unknown Mode\n"); } } ```
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