Quartus II自带仿真工具的使用

刚入门EDA就踩到坑(我觉得应该称之为quartus II软件的一个bug),折腾了很久,百度也搜索不到好的经验,只好自己总结了。

我得澄清一下,这篇文章并不能“包治百病”,写这篇文章是为了解决下面这个报错信息(之前没有保存截图,现在回过头来只好从网上找了一张报错信息相似度高的图片),其它报错我没有遇到自然谈不上解决。
在这里插入图片描述
如果没有遇到这个报错,*****号标注的步骤可以跳过,其它步骤完全可以作为VWF仿真的参考。

以quartus II 13.1为例:
1.打开Quartus II,打开或创建一个工程
(此时我的工程文件夹下只有工程文件,下一步就是创建一个波形仿真文件)
在这里插入图片描述
2.对工程进行全程编译,若没有errors,则可进行下一步
在这里插入图片描述
3.创建波形仿真文件
File->New->University Program VWF
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点击ok,出现如下界面
在这里插入图片描述
双击左侧空白栏,出现界面
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点击Node Finder…
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点击List
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分别以Group形式选择AX,BX,RX至右侧Selected Nodes栏
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点击ok,改变Radix,这里我改为Hexadecimal
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点击ok,然后按住鼠标左键在input波形中拖拽出蓝色区域,接着点击红框指出的图标
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输入值
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其余input信号操作类似,不再赘述
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4.*****设置好初始状态后,即可进行仿真(注意此步骤先不保存)
Simulation->Run Timing Simulation->Yes->取消
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*****关闭弹出窗口,返回软件主窗口,找到Tools->Launch Simulation Library Compiler点击,如图设置
在这里插入图片描述
*****点击Start Compilation
在这里插入图片描述
切换到仿真窗口,再次仿真(这次需要保存),得到输出波形
在这里插入图片描述
5.此后再次打开此工程,编译后双击打开vwf文件,就可直接点Simulation->Run Timing Simulation进行仿真,只有第一次需要如上设置
在这里插入图片描述

Quartus II自带仿真工具中进行VHDL或Verilog设计的测试,首先你需要创建一个测试文件(通常称为TB,Test Bench)。以下是基本步骤: 1. **创建测试文件**: - 打开Quartus II,选择"File" > "New Project",然后选择"IP Integrator Project"或"Design Entry"项目模板。 - 在项目的源文件夹下,新建一个.vhd或.v文件,这就是你的测试程序。 2. **编写测试脚本**: - 使用VHDL或Verilog语言编写测试代码。包括设置输入信号、运行电路模型、观察并检查输出结果的部分。可以使用assertions来验证预期的行为。 ```vhdl library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity my_testbench is Port ( ... -- 输入和输出端口声明,与实际设计匹配 ); end my_testbench; architecture Behavioral of my_testbench is begin -- 测试初始化和配置 UUT : entity work.my_design generic map ( ... ) port map ( ... -- 连接输入信号到UUT的对应端口 ); -- 生成测试数据并模拟运行 process begin for i in 0 to MAX_TEST_CASES loop ... -- 更新输入并观察输出 assert output == expected_output after delay TEST_DELAY; end loop; end process; end Behavioral; ``` 3. **链接到设计**: - 在testbench文件里,将你要测试的设计实体(例如`my_design`)作为目标引用。 4. **运行仿真**: - 从工具栏选择"Simulate" > "Start Simulation" 或者点击菜单"Run" > "Start Simulation"。你可以选择不同的仿真环境,如RTL Sim或ModelSim。 5. **查看结果**: - 完成仿真后,检查波形视图和状态信息,看是否所有预期的行为都得到满足。
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