环境 Vivado2017.4；clocking wizard版本：5.4；配置接口：AXI4Lite； 文章目录 环境 参考文档 一、IP设置 二、接口例化及说明 1.接口例化 2.接口说明 三、备注事项 a） .v文件可读写PLL内部寄存器内容，接口为AXI4Lite接口； b） 使用动态配置相移和占空比功能会占用FPGA36个乘法器DSPs资源（V7690T实测）; c） 配置步骤（PG065-CLK-WIZ.pdf）： 四、仿真结果 五、代码（源码） 参考文档 PG065_CLK_WIZ.pdf，UG472_7series_clocking.pdf，DS183_virtex_7_datasheet.pdf 一、IP设置 在vivado中选择IPcore：Clocking wizard Clocking wizard设置如下图： 后面几页输出时钟配置按自己需要进行设置 二、接口例化及说明 1.接口例化 2.接口说明 a. AXI4Lite接口：对锁相环内部寄存器进行
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