FPGA设计规范及时序约束与区域约束处理

最新推荐文章于 2024-09-14 22:33:48 发布
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分类专栏： FPGA学习系列 文章标签： fpga开发 设计规范
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一、FPGA设计规范

1. 设计规则

  1. 尽量避免使用异步复位，且尽量使用一个复位作为全局复位，复位准则如下图：
    在这里插入图片描述

  2. 尽量减少时钟网络；

  3. 在TOP层，除了内部的互连和模块的调用外，尽量避免再做逻辑，如不能再出现对reg变量赋值等。这样做的目的是为了更有效的综合，因为在顶层模块中出现中间逻辑，Synopsys 的design compiler 就不能把子模块中的逻辑综合到最优；

  4. 在module内不能存在没有驱动的输入信号，更不能存在没有驱动的输出信号；

  5. 在一个设计中，尽量不要有上升沿采样和下降沿采样同时存在；如必须使用上升沿和下降沿，则应分成两个模块设计，在顶层将下降沿采样的时钟做一个非门，然后在模块内都使用posedge clk……。这样的好处是有利于综合，基于时钟的综合策略；

  6. 对所有模块的输出加以寄存，使得输出驱动强度和输入的延时可以预测&#

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**导出硬件**：在Vivado中选择“File -> Export -> Export Hardware”，将硬件导出为XSA文件，包含bitstream，以便于后续的软件工程师使用。- **IO电压配置**：对于不同的Bank（如Bank0、Bank1等），需要确保电压配置为LVCMOS 1.8V，以保证信号的稳定性与兼容性。- **顶层文件**：在生成的顶层文件system_wrapper.v中，可以查看其结构，并发现与Block Design中的设计一致。### 7. 生成比特流。
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assign 语句的输出wire为无逻辑连线。只做连线，wire本身是不带逻辑性的，所以输入什么输出就是什么。所以你尝试着用always语句对wire变量赋值。综合器就会报错。assign c =a&&b：综合器综合时将a&&b综合成ab经过一个与门。而c只是连接到与门输出的线。正真综合出与门的是&&。而不是c。元件例化时候的顶层输出（例如这里的rst_filter）//将呼吸灯模块通过例化到顶层input clk,input rst,// 按键消抖后的值。
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