远程FPGA虚拟实验平台用SystemVerilog HDL实现存储器

原理

实验材料

就是两个存储器，直接用。

实验内容·用ROM实现七段译码器

学习实验材料里的ROM，并用ROM的形式来写七段译码器ROM_SevenSegDecode，即令ROM的输入为四位数据，输出为八位的用来表示数码管的一串数字。

实验内容·用RAM实现寄存器堆

学习实验材料里的RAM，并用RAM的形式来写寄存器RegisterFile，即令RAM的输入为iWA, iRA1, iRA2, iWD而输出为oRD1, oRD2，再用数码管在virtualboard里显示。

源代码

实验材料·ROM

该实验材料基本照搬到实验内容，所以实验材料就不写了。

实验材料·RAM

VrtualBoard

/** The input port is replaced with an internal signal **/
wire reset  = PB[0];
wire clk    = PB[1];
wire [15:0] write_data  = S[15:0];//一个输入端口，16位数据位
wire [15:0] address = S[31:16];//16位地址位
wire write_enable = S[32];//使能
logic [15:0] read_data;//一个输出端口

/************* The logic of this experiment *************/
RAM #(.ADDRWIDTH(8), .DATAWIDTH(16)) mem(.iClk(clk), .iWR(write_enable), 
    .iAddress(address), .iWriteData(write_data), .oReadData(read_data));

/****** Internal signal assignment to output port *******/
assign HD[0] = read_data[3:0];
assign HD[1] = read_data[7:4];
assign HD[2] = read_data[11:8];
assign HD[3] = read_data[15:12];
assign HD[4] = address[3:0];
assign HD[5] = address[6:4];
// assign HD[6] = address[:];
// assign HD[7] = address[:];
assign L[0] = write_enable;//反正老师没有给实验面板，只能自己幻想一下大概是一堆七段数码管叭

RAM

module RAM
#(  parameter ADDRWIDTH = 6,
	  parameter DATAWIDTH = 32)
(
	input  wire iClk, iWR,
	input  wire [ADDRWIDTH-1:0] iAddress,//6位地址
  input  wire [DATAWIDTH-1:0] iWriteData,//32位输出数据
  output wire