FPGA基础语法（2）

一、结构语句

       1、initial语句：在模块中只执行一次，常用于测试文件的编写，用来产生仿真测试信号或者用于对存储器变量赋值。

            always语句：只有和一定的时间控制结合在一起才有用。always的时间控制可以是沿触发，也可以是电平触发；可以是单个信号，也可以是多个信号，多个信号中间要用关键字or连接，always语句后紧跟的过程块（顺序快）是否运行，要看它的触发条件是否满足。沿触发的always块常常描述时序逻辑行为。

        补：组合逻辑电路中，任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。时序逻辑电路中，任一时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状
态，因此时序逻辑必须具备记忆功能。

二、赋值语句

      1、阻塞赋值（=）：计算RHS并更新LHS，所谓阻塞的概念是指，在同一个always块中，后面的赋值语句是在前一句赋值语句结束后才开始赋值的。
 

      2、非阻塞赋值（<=）：赋值开始的时候，计算RHS；赋值结束的时候，更新LHS。在计算非阻塞赋值的RHS以及更新LHS期间，允许其他的非阻塞赋值语句同时计算RHS和更新LHS。非阻塞赋值只能用于对寄存器类型的变量进行赋值，因此只能用在initial块和aIways块等过程块中。

注：在描述组合逻辑的always 块中用阻塞赋值（=），综合成组合逻辑的电路结构，这种电路结构只与输入电平的变化有关系。
      在描述时序逻辑的always 块中用非阻塞赋值（<=），综合成时序逻辑的电路结构，这种电路结构往往与触发沿有关系，只有在触发沿时才可能发生赋值的变化。
      在同一个always块中不要既用非阻塞赋值又用阻塞赋值，不允许在多个always块中对同一个变量进行赋值。

三、条件语句（必须在过程块中使用）

       1、（1）if（表达式1）

              语句1；

           else   if （表达式2）

               语句2；

            else   if （表达式3）

               语句3；

             else

                语句4；

      （2）if（a）begin

             语句1；

            语句2；

          end

       else   begin

             语句3；

             if（!b）

                语句4；

              else

                 语句5；

          end

    2、case语句（多分支时选择）

          分支表达式的值互不相同；所有表达式的位宽必须相等；不能用'bx（没有位宽）来代替n'bx（位宽为n）。
          casez语句：不考虑表达式中的高阻值；casex语句：不考虑高阻值z和不定值x。