Xilinx FPGA复位逻辑处理小结

Xilinx FPGA复位逻辑处理小结

1. 为什么要复位呢？

（1）FPGA上电的时候对设计进行初始化；

（2）使用一个外部管脚来实现全局复位，复位作为一个同步信号将所有存储单元设置为一个已知的状态,这个全局复位管脚与任何其他的输入管脚没有什么差别，经常以异步的方式作用于FPGA。因此，设计人员可以在FPGA内部采用异步或者同步的方式来复位他们的设计。

2. 复位是针对存储单元--触发器，首先有必要了解一下触发器（flip-flops）

Xilinx7系列架构的FPGA每一个slice里面包含8个寄存器，并且所有的这些寄存器都是D触发器，这些触发器共享控制集。控制集包括输入时钟信号（clk）,高电平有效使能信号（ce）和高电平有效（SR）。SR在触发器里用作同步置位/复位或者异步预复位/清零。

同步复位与异步复位：

当复位信号出现在敏感信号列表中时，触发器将采用异步复位的方式。触发器的SR端口被配置为预置位/清零端口,用FDCE/FDPE触发器来表示。一旦RST= ‘1’条件满足，触发器将立即输出SRVAl属性。

在同步复位的情形，触发器的SR端口被配置为置位/复位端口,用FDSE/FDRE触发器来表示。一旦RST=‘1’条件满足，

触发器将在下一个时钟上升沿时输出SRVAl属性。

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