Verilog刷题笔记44

题目：Consider the n-bit shift register circuit shown below:

解题：

module top_module (
    input clk,
    input w, R, E, L,
    output Q
);
    always@(posedge clk)begin
        if(L==1)
            Q<=R;
        else
            Q<=(E==1)?w:Q;
    end
                

endmodule

结果正确：

注意点：
注意将电路图读懂，转换为易结题的逻辑。