VHDL学习笔记
Verilog元素 | VHDL元素 | VHDL用法 | 备注 |
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module | entity | entity xx is port(a:in <type>; b : out <type>); end entity xx; | 用于声明一个模块,模块名字与文件名要一致,用于定义外部表象 |
模块体 | architecture | architecture yy of xx is begin end architecture yy; | 用于描述一个模块的主体,其中可以包括process |
always | process | process(a,b) begin end; | 用于描述一个同步或者异步逻辑 |
VHDL程序最基本要包括的两个元素,分别是entity和architecture,entity的作用是描述模块的外部接口,也就是对外的信息。architecture是描述芯片的内部功能,是对内的部分。
entity的用法是: