VHDL day1:程序结构ENTITY

VHDL程序结构

实体语句结构ENTITY

ENTITY 实体名 IS
	[GENERIC(类属表);]
	[PORT(端口表);]
END ENTITY 实体名
注:
1.实体名:功能元件的名字,用英文表示
2.方括号[]表示实际用的时候视情况而添加,用到就写,用不到就可以省略
3. GENERIC 是类属说明,是一种端口界面常数,定义的一般是 静态信息,不能在内部改变(但可以由外部来改变,或者利用 类属映射语句来指定值)。它的用法如下
GENERIC(常数名:数据类型[:设定值];
常数名:数据类型[:设定值];)

数据类型通常取INTEGER(整数) 或者 TIME(时间,例如55ns)
例如:

GENERIC(t_Rise:TIME:=2ns;
        t_Fall:TIME:=1ns);
注:
4. PORT 的用法如下
PORT(端口名:端口模式  数据类型;
端口名:端口模式  数据类型);

端口模式有IN(输入端) OUT(输出端) BUFFER(缓冲端口,本质上是输出,但可以将输出的值反馈回内部) INOUT(输入输出双向端)

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