跟着路桑学SystemVerilog

最新推荐文章于 2023-02-01 08:30:35 发布
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分类专栏： 路科V0 文章标签： fpga开发 功能测试
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本文链接：https://blog.csdn.net/shui1025701856/article/details/120298590
版权

1. 验证技术分类

1. 动态验证技术

动态验证技术：依靠仿真器（simulator）来对数字电路进行激励发送和结果检查。常用的，成本低的验证技术
代码覆盖率
功能覆盖率
断言
随机约束

验证语言
主要学习 Verilog 、SystemVerilog 、C/C++
UVM （验证方法学）

2.静态验证技术

静态验证技术又可以分为人工形式验证技术和自动形式验证技术

  • 人工形式验证技术：property check 通过断言结合形式验证工具对设计功能进行穷举检查，从数学意义上判断设计的正确性
  • 自动形式验证：包括SOC集成连接检查，死锁检测，X语义安全检查，许多其它可自动提取然后正式证明的属性

3.硬件加速 Emulation及FPGA原型开发

Emulation 和 FPGA 原型开发即是在SOC开发中后期系统趋于稳定时，将其作为逻辑功能容器进行原型prototyping 开发
相比于仿真技术，其速度更快

总结：最重要的是动态验证技术中的SV和UVM
课程要求：数字电路、VerilogHDL语言、C/C++语言

2.如何学习SV

  • 绿皮书 <<SystemVerilog验证>> Chris Spear
  • <<芯片验证漫游指南>> 路桑
  • <<UVM 实战>> 张强
  • SV语言与其它软件语言重要差别是需要了解其各个语言特性的应用场景
  • SV每一个特性都有显著应用方式，须结合实例理解
  • QuestaSim仿真器
  • UVM类库在线查找手册
  • DVT SV/UVM集成开发环境（Win/Linux)
  • 入门建议学完绿皮书和V0
KylinShui
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专栏目录
#systemverilog# 吃瓜 SystermVerilog 与 Verilog HDL的关系
那么菜的博客
01-26 347
标准 当前的System Verilog标准是由IEEE(国际电子电气工程师协会）和Accellera(基于工业的标准协会）两个国际组织制定的，版本编号为3.1a，用以表明这个版本是Verilog语言的第3次重大改进。这个版本对System Verilog和Verilog两个标准都有一些修改。 IEEE标准1800-2005/IEC62530：2007 这个文件是语言参考手册(LRM)，但其中只包含Verilog标准1364-2005的一些扩展的定义。为了得到System Verilog语法的全部定义
转：学习SystemVerilog的理由
ecstasy1_0的专栏
07-18 1161
<br />   学习SystemVerilog的理由也很多，我在阅读SystemVerilog for Design 和 SystemVerilog for Verification两本书前言的过程中，总结出了SystemVerilog在以下几个方面对Verilog的增强：  riple<br />    更清晰、准确、简洁的硬件描述能力——Design。 在上一篇关于学习SystemVerilog的文章中，我不建议入门级的数字电路设计工程师学习SystemVerilog，原因是使用Verilog足以完成
【SystemVerilog】路科验证V2学习笔记（全600页）
05-09
SystemVerilog的听课学习笔记，包括讲义截取、知识点记录、注意事项等细节的标注。 目录如下： 第一章 SV环境构建常识 1 1.1 数据类型 1 四、二值逻辑 4 定宽数组 9 foreach 13 动态数组 16 队列 19 关联数组 21 枚举类型 23 字符串 25 1.2 过程块和方法 27 initial和always 30 function逻辑电路 33 task时序电路 35 动态 静态变量 39 1.3 设计例化和连接 45 第二章 验证的方法 393 动态仿真 395 静态检查 397 虚拟模型 403 硬件加速 405 效能验证 408 性能验证 410 第三章 SV组件实现 99 3.1 接口 100 什么是interface 101 接口的优势 108 3.2 采样和数据驱动 112 竞争问题 113 接口中的时序块clocking 123 利于clocking的驱动 133 3.3 测试的开始和结束 136 仿真开始 139 program隐式结束 143 program显式结束 145 软件域program 147 3.4 调试方法 150 第四章
SAR-ADC的sv行为级模型AMS仿真事项及备忘
Gulu114514的博客
08-02 1578
1.将编写完成的sv模型导入virtuoso新建的systemverilogText中，再关闭文档，在virtuoso完成对symbol的创建后，即可直接开始仿真。2.在AMS环境下，为使sv模型中能够读入Virtuoso或User定义的模拟电路所给出的模拟信号并进行相应处理，应在svmodel中将读入模拟信号的端口定义为real类型；3.ConnectRule中定义的为AMS数模转换的各个相应参数，如电压分辨率、时间分辨率及上升/下降沿时间等，此一系列参数对AMS仿真存在精度上的较大影响；......
数模混合信号建模语言Verilog-AMS
OpenFPGA的博客
09-17 8824
混合信号建模语言Verilog-AMS很多人做模拟电路的朋友，都希望有一款“模拟FPGA”，希望有一个“模拟的Verilog”，但现实是没有“模拟的Verilog”只有混合信号建模语言-V...
Verilog-A/AMS系统设计与仿真
元直的博客
07-27 5849
Verilog-A/AMS系统设计与仿真 Verilog- ams是Verilog标准的模拟混合信号版本。在开放Verilog国际(OVI)下进行标准化。开发的第一阶段是Verilog-A，描述模拟电路所必需的一组连续时间构造。这是基于SPICE的语言。Verilog-A并不打算直接与Verilog-HDL一起工作。相反，它是一种具有类似语法和相关语义的语言，旨在为模拟系统建模，并与香料级电路仿真引擎兼容。 Veri...
数模混合仿真实例（数字verilog作为顶层）VCS+XA
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08-09 1万+
数模混合仿真实例（数字verilog作为顶层）VCS+XA 大家都知道对于一颗有点复杂度的芯片而言（比如SOC），通常都会包含数字电路和模拟电路。在设计的初期，也许数字模块和模拟模块是分开设计和仿真的。随着项目的推进，需要将这些模块都集成到一起，形成最终tapeout的芯片。 如何保证数字电路和模拟电路之间的连接性和协同工作的表现呢？做仿真呗~ 废话，当然要做仿真，要做什么仿真呢？包含数字电路和模拟电路的数模混合仿真。 ......
SystemVerilog学习资料.zip
04-07
SystemVerilog for 设计的学习资料，讲述了设计中遇到的很多知识点，很多人下载学习，也希望对你有用decode--00000000。
【SystemVerilog】路科验证V2学习笔记.7z
07-12
SystemVerilog是一种强大的硬件描述和验证...通过深入学习“路科验证V2”笔记，可以系统掌握上述知识点，提升SystemVerilog的实战能力。在实际项目中，结合实践，灵活运用这些概念和技术，将大大提高设计和验证的效率。
systemverilog assertion handbook
最新发布
10-23
SystemVerilog断言手册 SystemVerilog Assertions Handbook 是一本专注于SystemVerilog断言的书籍，主要涉及用于形式验证和动态验证的技术。这本书由VhdlCohen Publishing出版，作者对SystemVerilog断言在设计验证...
Verilog-ams代码参考手册
08-26
Verilog-ams代码参考手册
Verilog-AMS语言参考手册
08-17
Verilog-AMS和VHDL-AMS出现还不到4年，是一种新的标准。作为硬件行为级的建模语言，Verilog-AMS和VHDL-AMS分别是Verilog和VHDL的超集，而Verilog-A则是Verilog-AMS的一个子集。 Verilog-AMS硬件描述语言是符合IEEE 1364标准的Verilog HDL的1个子集。它覆盖了由OVI组织建议的Verilog HDL的定义和语义，目的是让数模混合信号集成电路的设计者，既能用结构描述又能用高级行为描述来创建和使用模块。所以，用Verilog HDL语言可以使设计者在整个设计过程的不同阶段（从结构方案的分析比较，直到物理器件的实现），均能使用不同级别的抽象。
牛【SystemVerilog】路科验证V2学习笔记（全600页）
10-26
"牛【SystemVerilog】路科验证V2学习笔记（全600页）"是一份详尽的学习资料，涵盖了路科验证方法论的第二版（V2）在SystemVerilog中的应用。 笔记内容可能包含了以下几个关键知识点： 1. **基础语法**：...
Verilog-AMS数据类型---wreal
元直的博客
07-27 6952
Verilog-AMS数据类型 --- wreal WREAL 是Verilog-AMS支持的一种新的数值模型。WREAL的特殊之处在于它使用有限的浮点数值的点来模拟一条电路工作曲线。而SPICE和Verilog-A的计算结果是一条理论上可以无限精度，包含无限点的的曲线。从某种程度上，WREAL的实现方式类似于Fast-Spice的查表点工作模式，其目的是进一步简化仿真，从而支持更大规模的模拟系统仿真。 使用WREAL的最大......
数字硬件建模SystemVerilog-时序逻辑建模（2）always和always_ff
OpenFPGA的博客
02-01 651
数字门级电路可分为两大类：组合逻辑和时序逻辑。锁存器是组合逻辑和时序逻辑的一个交叉点，在后面会作为单独的主题处理。组合逻辑描述了门级电路，其中逻辑块的输出直接反映到该块的输入值的组合，例如，双输入AND门的输出是两个输入的逻辑与。如果输入值发生变化，输出值将反映这一变化，组合逻辑的RTL模型需要反映这种门级行为，这意味着逻辑块的输出必须始终反映该逻辑块当前输入值的组合。SystemVerilog有...
再说System Verilog 与 Verilog 的关系
OpenFPGA的博客
09-16 3568
System Verilog 与 Verilog 的关系标准当前的System Verilog标准是由IEEE(国际电子电气工程师协会）和Accellera(基于工业的标准协会）两个国际组...
Verilog HDL、Verilog-A、Verilog-AMS笔记
zongzongzong1的博客
07-13 1万+
【暂未关注：Verilog、Verilog-A、Verilog-AMS在语法上有无区别。】Verilog-HDL ：处理数字信号Digital signalVerilog-A ：处理模拟连续时间信号Analog continuous-time signalVerilog-AMS ：处理模拟离散时间信号Analog discrete-event signal+处理模拟连续时间信号Analog con...
SystemVerilog学习-01-系统验证概述
Vuko_Coding Zone
10-21 2209
什么是验证 无论是我们日常进行求解问题还是进行开发工程，都需要进行测试得到的结果的准确性。用来证明设计的功能正确性，确保设计符合功能描述的过程就是验证。 通常情况下，验证的工作量会大于设计的工作量，通常是占（前端设计+验证）总工作量的70%。举个例子，一双鞋子，工厂制作（使用流水线的机器）可能只需要几分钟，而对于消费者来说，首先需要确定鞋子是否合脚（确定鞋子的大小尺寸），然后要确定鞋子的薄厚，款式、样式、颜色、材质等等。把这些都确认好进行购买后，这时，可以说你完成了鞋子的验证工作。这样的一个流程也可以称为是
SV实验一：SystemVerilog 验证流程
weixin_48024649的博客
08-06 3483
16输入，16输出的路由器的验证
SystemVerilog验证方法学详解
"SystemVerilog语言验证方法学" SystemVerilog是一种强大的硬件描述和验证语言，广泛应用于复杂的系统级集成电路（SoC）设计的验证过程。本文档深入探讨了基于SystemVerilog的验证方法学，主要关注如何构建高效的...
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