#systemverilog# 吃瓜 SystermVerilog 与 Verilog HDL的关系

标准

当前的System Verilog标准是由IEEE(国际电子电气工程师协会）和Accellera(基于工业的标准协会）两个国际组织制定的，版本编号为3.1a，用以表明这个版本是Verilog语言的第3次重大改进。这个版本对System Verilog和Verilog两个标准都有一些修改。

IEEE标准1800-2005/IEC62530：2007

这个文件是语言参考手册(LRM)，但其中只包含Verilog标准1364-2005的一些扩展的定义。为了得到System Verilog语法的全部定义，SV和V两种语言的参考手册(LRM)都是必需的。

IEEE标准1364-2005

这是最新版的Verilog标准，以前曾经有一个2001版本，但是修改的地方不多。

IEEE标准1364-1995

这是最原始的Verilog标准。绝大多数的开源工具只遵循这个原始标准。

IEEE标准1364.1-2002/IEC 62142-2005

这是Verilog RTL综合标准。这个文件定义了哪些是可综合的，哪些是不可综合的。它的基础是Verilog标准2001年版。

Accellera Verilog-AMS 2.3-2008

这个文件是描述模拟数字混合信号模型的Verilog-AMS语言标准。它的基础是Verilog标准2005年版。其中Verilog-A子集只包括连续时间元件。创建System Verilog-AMS是Accellera尚未完成的愿望。

System Verilog和Verilog之间的差别

System Verilog的基本语法中有一大部分继承自Verilog。而System Verilog语法集合中新添了一些语法条款，如断言、类和程序等。本节的宗旨是分析影响RTL硬件建模的两个Verilog版本有哪些不同，从而了解例子应如何修改才能用符合旧标准的仿真和综合工具。