【FPGA】实现信号的剪裁，截短和延迟

最新推荐文章于 2024-04-18 14:52:52 发布

橙色半瓶水

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分类专栏： FPGA

本文链接：https://blog.csdn.net/sinat_25326461/article/details/52241975

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本文介绍了在FPGA设计中如何处理信号的剪裁、截短和延迟问题，特别是在实现sobel边缘检测时遇到的需求。文章讨论了两种方法，一种是使用计数器进行复杂的处理，另一种则是更为简洁的解决方案，帮助读者理解如何在FPGA设计中有效地操纵信号。

摘要由CSDN通过智能技术生成

在实现sobel边缘检测的时候遇到了这样的问题

我们不需要边上的信号，那这时候应该怎么办呢？

我们需要对显示的使能信号进行剪裁，data_en。

就像酱紫

那么如何实现呢？

首先第一种比较复杂的方法是用计数器。

如此：

 reg [9:0]cnt;
 
 always@(posedge CLK or negedge nRESET)
 begin
  if(!nRESET)
  begin
   cnt <= 10'd0;
  end
  
  else
  begin
   if(DVAL)
   begin
    if(cnt >= 1'd1 && cnt <= 10'd646)
    begin
     HDMI_DE <= DVAL;
    end
   
    else if(cnt == 10'd647)
    begin
     cnt <= 10'd0;
    end
    
    else
    begin
     cnt = cnt + 1'd1;
    end
   end
  end
 end

但是这样实现的前提是我们首先要知道DVAL就是datain这个信号的长度，当然如果知道了这样实现也是很复杂的。

第二种方法是: