SOC芯片常用的一些低功耗技术及应用分析

由于现有大多数芯片的后端设计均采用层次化的设计方法，这会将整个系统分为多个模块分别做物理设计，因此在设计的初期就要将功耗考虑为设计的约束之一。常用的低功耗技术包括：多阈值电压优化降低静态功耗的技术、门控时钟降低动态功耗的技术、多电压设计降低动态功耗的技术、门控电源降低静态功耗的技术以及变阈值电压降低静态功耗的技术。

    根据芯片具体的设计阶段，可以将芯片的低功耗设计按照抽象的层次高低划分为系统级、RTL级、逻辑门级、电路级等级别，这些级别中系统级最高，电路级最低，下表为不同层次功耗可降低的比例及所选用低功耗技术的统计表。表中级别越高，实现降低比例的难度也就越大。

门级功耗优化

通过改变芯片内部逻辑门驱动能力大小的选择方式，也可以达到芯片功耗优化的目的，对于输入功率较高的信号，如在输入逻辑门时选用等效电容较小的门，则可明显的减小功耗。因此在芯片的设计过程中，可采用门级优化方法实现功耗优化的目的，具体方法有以下几种：

（1）门的合并与组合

门的合并与组合如图所示，与门的输出具有很高的开关活动性，而与门输出驱动了或非门电路，或非门电路的负载电容较高，这样会带来较大的动态功耗，改进方法是将或非门重映射为一个或门和一个非门，这样与门输出驱动一个或门，负载电容减少，大大减少了动态功耗。    

（2）管脚优化

由于逻辑门的电路特性，同一逻辑门上不同的管脚对应的输入电容也不尽相同，如果输入电容较高的管脚上接入的信号为高开关活性的输入信号，则会导致损耗的增加，因此可以在输入信号接入时，进行管脚优化，具体过程如图所示。

（3）逻辑重组

由于在芯片内部会存在时钟翻转率不同的信号，针对这些信号，可以首先调整信号对应逻辑门的输入次序，然后根据功耗优化的需求来进行逻辑重组，具体过程如图所示。    

电源门控技术

对于许多便携式移动终端设备，由于在发展的过程这些设备尺寸越来越小，如何解决这些设备在休眠模式下内部产生的漏电功耗，是在进行该类设备设计时必须考虑的问题。因此可以考虑在设备处于休眠模式时，切断休眠部分的供电电源，这时就需要使用到电源门控技术。

电源门控技术可以在不影响其他正常工作模块供电的情况下，切断休眠模块的供电电源，这样就可以节省静态功耗，同时还可将当前工作模式下不需要模块的供电电源进行切断。一般电源门控技术分为外部电源门控与内部电源门控。

无论是外部电源门控技术与内部电源门控技术，都需要使用到电源开关单元，该单元的结构示意图如图所示。

   

从图可以看出，电源开关单元结构较为简单，通过一个门级驱动信号对OS管进行驱动，当门级驱动信号信息为关闭状态时，MOS管处于关断状态，GATED VDD就处于断电状态，开关单元就处于关闭状态；当门级驱动信号信息为开通状态时，MOS管处于导通状态，GATED VDD此时就与供电电源正极连接，开关单元就处于开通状态。

从电源开关单元的工作原理与电路结构中可以看出，不能在开关单元的两端均使用开关控制，这样也有可能造成逻辑电路两端电位差较小，进而影响电路的正常工作，电源开关的电压如式所示。

在现有的芯片中，由于有不同的模块需要供电，因此芯片内部存在多个电压域，在不同电压域的连接端口处便有电平转换器实现电平的转换功能，这些电平转换器大多都是共地设计，如上图所示，如果在此时使用电源开关单元对 VSS 进行控制，在芯片内部节点出现关断状态时电平被拉低到地，这样就会对系统的设计提供便利之处。

在数字逻辑电路的定义中，1对应的就是VDD状态，0对应的就是GND状态，当逻辑电路的供电电源被切断后，该电路的输出端口将处在高阻态，只要在其供电电源不恢复之前，与之相连的电路都会出现输入悬空的状态，这样有可能导致与之相连的电路损坏，为了避免类似情况的发生，需要在两者之间加入隔离单元。隔离单元主要的作用是将端点模块的输出端口点位钳制在某一固定值，保证与之相连其他电路的正常工作。隔离单元的结构示意图如下图所示。

   

通过逻辑门的组合可以实现上述隔离单元，如果需要输出低电平，则可在电源关闭时，采用与门与断电单元进行连接，实现输出为0，如果需要输出高电平，则可在电源关闭时，采用或门与断电单元进行连接，实现输出为1。上述隔离单元实现的工作原理如图所示。图中X 为逻辑电路输出信号，ISOLN与ISOL均为逻辑门的控制驱动信号，控制逻辑门输出高、低钳位隔离信号。

利用逻辑门组成的隔离单元在产生时钟延时后，延时超出指标时会影响电路的正常工作，可能会对高频电路正常工作产生影响，因此需要通过使用 MOS 管与上拉电路来较小这些影响，但时又会外加驱动电路，造成单元结构复杂化，因此在应用的过程中受到了一定限制。

门控电源的一个缺点是电源开关和地开关的有限导通电阻会使电路的开关速度降低。如果增加电源开关和地开关的尺寸，虽然可以缓解电路工作速度的降低，但会消耗更大的芯片面积。虽然对于移动设备芯片，门控电源应用导致5%的工作速度下降是十分普遍的，但对于高速芯片，这个速度下降却是不可接受的。

正如上面讨论过的，门控电源对于降低泄漏电流是十分有效的。但从电源完整性角度看，该技术还存在两个主要问题：第一个问题是浪涌电流引起的噪声，当电路模块全部关闭时，从全局角度考虑，存在一个负向的电流流动。当过冲作用较长时间，影响到器件可靠性时，会导致局部电源网格的过冲、电压降低，从而严重影响逻辑。所以之前的讨论主要关注浪涌电流。在与电源网格隔离后，当门控开关开启时，浪涌电流流入电路模块。二个问题是有效去耦电容的下降。

当内部电路节点充电导致门控电源开关闭合时，电源开关电路将会驱动大的电流。这股电流称为浪涌电流，它会产生L di/dt噪声以及由电源和地网络阻抗导致的IR压降。这称为浪涌电流引起的噪声。需要注意的是电源和地网络通常和其他电路共享，因此这些电路将会面临较大的电压波动，当噪声幅度超过电路的容忍阈值时，就会产生时序或者功能错误。    

（点此了解：SOC芯片Power Gating对电源完整性的影响）

门控时钟技术

芯片内部的动态功耗由开关损耗与短路功耗组成；由于电路门级输入信号跳变时NMOS管、PMOS管同时导通，导致在电源与接地之间形成通路器件产生的损耗被成为短路功耗。根据动态功耗的产生原理，可以推断出芯片内部的动态功耗主要来源为时钟网络与时钟网络驱动的逻辑单元。为了使同一时钟信号尽可能的驱动更多逻辑单元，需要在驱动单元与时钟信号之间加入提升驱动能力的缓冲器，在提高时钟信号驱动能力的同时还能减小时钟传输延时。由于芯片在正常工作时，时钟网络发出的时钟信号一直处在高频跳变的状态，因此在芯片的功耗中，时钟网络与时钟网络驱动的逻辑单元产生的动态功耗占据较大部分的芯片功耗。为了减小上述动态功耗，通常采用门控时钟技术，在时钟网络驱动的逻辑单元处于空闲状态时，对其时钟输入信号进行隔离，以达到减小功耗的目的。

首先对不使用门控时钟技术时，时钟网络驱动的逻辑单元的工作原理进行分析，下图为不采用门控时钟技术时逻辑单元的工作原理图。

当图中EN=0时，寄存器虽然没有进行数据传输，但是由于时钟信号CLK仍然正常输入，因此此时电路仍会产生大量动态功耗。使用门控时钟技术后，逻辑单元的工作原理图如下图所示。    

当图中EN=0时，寄存器输入端的时钟信号被钳制为0，因此寄存器没有时钟信号输入，就不会发生进入工作状态发生翻转，将不会产生动态功耗，在EN=0状态改变前，寄存器将处于低翻转状态，这样就可在这段时间大大降低逻辑单元的动态功耗。

上两图的电路不会因为引入门控时间技术后改变电路的具体功能，也不会影响电路正常工作，仅通过该技术实现对动态功耗的优化。在门控时钟技术发展的初期，技术人员仅通过在芯片内部代码中嵌入该技术的相关代码，很少根据具体情况进行详细的分析设计，因此这种方法容易造成电路功能紊乱，同时还容易在控制的过程中产生噪声毛刺。随着门控时钟技术的发展，现在许多EDA工具内部均有自动门控时钟设置功能，工具内部首先将不同的门控时钟电路设成为标准库单元，在设计的过程中通过对不同电路模块进行识别，判断需要插入门控时钟的电路，这样就省去了人为编写代码所需的时间，大大节约了人力时间成本。

由于门控时钟电路的工作特性，并不是芯片内部所有寄存器都需要在前端插入该电路，因为门控时钟电路在优化寄存器的动态功耗的同时，也会也可能带来额外的外围电路，带来门控时钟电路面积的增长以及其它功耗，所以需要根据寄存器的容量来判断是否需要在其前端插入门控时钟电路。这样可以在优化寄存器动态功耗的同时，还能避免由于门控时钟电路过多带来的面积增加问题。

在一个芯片区域内，门控时钟的开启和关断都会引起电源网格的谐振响应，这些谐振响应主要依赖于平均工作电流的瞬态变化（在一个子时钟周期内）。通常我们都以电源电压上的低频变化来观察这些谐振影响。这些低频变化都位于高频噪声调制的电源电压水平之上，并产生更高的信号幅度，通常称它们为降低和过冲。需要注意的是，在芯片中，PI退化问题可以通过门控时钟的行为来进行定位。    

设计者可以使得门控时钟持续数个周期来缓解电流变化的影响，也可以在整个门控时钟的芯片范围内，使得多个门控时钟同时作用来缓解电流变化。在处理器中，设计者仔细研究了微架构中门控时钟的应用，以防止突发的电流变化。最简单的办法就是使各个模块的开启和关断变化是渐变的。其基本思想就是加长模块的开启或者关断时间。这使得它们产生较小的瞬态电流和L·di/dt噪声。这种方式的一个主要缺点是会引入大的延迟，这会降低处理器每周期的指令性能。

突发的电流变化同样存在于频率缩小、 电压缩小以及门控时钟事件中。在工作状态中， 应对这些变化产生电源完整性影响的措施本质上与门控时钟是相同的。为了降低功耗，设计者尽量消除不必要的功耗损失。但是为了防止突发的电流变化，往往要牺牲一部分电路功耗和性能。

带门控时钟电源分布网络设计的另一个挑战是会出现谐振现象。当门控时钟重复性的应用到电路中，且在由局部电源分布参数决定的模块电源网格中，门控时钟的周期会接近于谐振频率。

（点此了解：SOC芯片Clock Gating电路对电源完整性的影响）

多阈值电压技术

随着芯片工艺技术的不断进步，工艺尺寸已从 um级发展到nm级，随着工艺尺寸的缩小，芯片内部单元的数量也逐渐上升到千万级之上，随着内部单元数量的增多，芯片内部泄漏功耗已经引起设计者的注意。因此如何在芯片集成度越高的情况下，兼顾时序收敛与泄漏功耗优化成为设计者必须考虑的问题，其中多阈值电压技术是较为常见的泄漏功耗优化方法，一般通过在时序电路上加入阈值电压单元来实现具体功能，几种阈值电压单元的功能特性对比结果如表所示。    

通过表的统计结果可以看出，在芯片的设计过程中，可以根据不同阈值电压单元的工作特性进行对应的选择，以便兼顾时序收敛与泄漏功耗优化。例如在时序关键路径上使用时钟延时相对较低的标准阈值电压单元和低阈值电压单元来满足时序要求，在非时序关键路径上使用时序延时相对较高标准阈值电压单元和高阈值电压单元，按这种方法进行阈值电压单元的选择后，既能够保证关键时序路径上的时序收敛，同时还能降低芯片的总体泄漏功耗。上述三种不同阈值单元的泄漏功耗与时序延时之间关系如图所示。

多电源电压域设计

在芯片设计过程中，可以根据功能将其划为不同的区域，而每个区域都需要对其进行供电，因此需要进行多电源电压域的设计。

为了实现多电源电压的设计，必须要有标准单元库的支持。在标准单元库中，通常会将同一个单元在不同的电压条件下的详细情况进行描述，除此之外还会给出用于在不同的电压域间传递信号的电压转换器（Level Shifter），比如在传统的多电源电压域设计中有一个 0.9V 的电压域，需要向一个 1.2V 的电压域传输信号，这时就需要在两个电压域之间放一个电压转换器，以提升电压摆幅，控制时序。    

由于芯片在工作的过程中，不同的工作模式下所运行的模块也不相同，而在某个工作模式下，不参与工作的模块也在处于通电状态，这会带来额外的功耗，因此需要对芯片内部的功耗进行有效的管理。功耗管理手段目前主要有选择性关闭相关的模块，使其在不工作时处于关断状态，也可使一些模块处于睡眠模式及调整工作的电压和频率。选择性关闭主要针对某些单元模块，当没有任务时就使这部分电路处于关闭状态，睡眠模式和选择性关闭非常相似，不同的是它是针对整个系统而非某个模块，除此之外，不同的计算对系统的要求不同，多电源电压域技术的功耗管理思想是在满足计算性能的前提下，降低工作电压和频率。

当今最常见的多电源电压域技术主要有静态电压调节、多级电压调节、动态电压频率调节、自适应电压调节等，其中较为常用的有动态电压频率调节与自适应电压调节两种。

（1）动态电压频率的调节

当芯片部分模块处于休眠状态或者当前工作模式下不需要该模块工作时，可以通过动态电压频率调节（DVFS）的方式来对这些模块的供电进行调整，这样可以有效的节省芯片的功耗，动态电压频率调节方式可以提升芯片内部电源的利用率。该方法对电压频率调整的顺序是先进行电压调整，随后供电频率。

在实际动态电压频率调节技术使用中，需要该方法在设计完成后能够具备对电源功能的自适应能力，这样的能力包括：能够最大程度的减小传输损耗电压；具有快速的电压反馈与传输能力；当电路的工作状态发生变化时，响应频率要快。

（2）自适应电压调节

由于芯片在工作过程中存在 PVT 偏差，为了减小这种偏差对芯片正常工作的影响，就可以采用自适应电压调节技术（AVS）应对这种影响。自适应电压调节技术主要通过监控时序路径上的延时，通过自适应调节有效的减小时序裕量，进而达到降低芯片功耗的目的。按照监测方式的不同可分为基于本地监测的自适应电压调节、基于错误预测的自适应电压调节、基于简介监测的自适应电压调节技术等。    

从上述低功耗技术中可以看出，在低功耗设计的过程中，不同的方法均需要占用芯片一定的使用面积，同时也会对芯片的工作时序、动态功耗、静态功耗等产生影响，同时不同的低功耗技术的架构复杂程度与验证、测试、实现难度也不相同，下表为上述低功耗技术上述指标的统计对比结果。

从表中的统计结果可以看出，与动态电压调节技术、多供电电压技术相比，门控时钟技术无论从对电路的时序影响、面积占用、架构复杂程度、设计与实现难度等方面都有着相当大的优势，因此在动态功耗优化中通常采用该技术。虽然电源门控技术对泄漏功耗的优化效果最好，但是由于其对电路时序与面积均有影响，同时实现与验证难度也较高，因此在对泄漏功耗进行优化时，一般采用多阈值电压技术。