DDR3 信号完整性设计需要考虑的性能指标

为了保证DDR3有很高的数据传输速度及高质量的信号完整性，JEDEC标准规定在设计DDR3的过程中必须满足下面的相应设计指标。

１、时序指标

在设计DDR3的硬件过程中，考虑很高的工作频率和需要保证走线长度值比较小的条件下，时延情况直接影响着总线的时序。故复杂严格的时序要求直接影响着DDR3芯片设计的结果。

（１）数据选通的建立和保持时间

        建立时间（Setup time）是指接收端口在接收数据时，触发器的时钟信号上升沿到来之前，数据稳定不变的存在时间。若建立时间不够，那么数据信号不能在这个有效时钟信号沿将数据存入到存储器中去。

        保持时间（Hold time）是指触发的时钟信号上升沿到来之后，数据信号持续这一状态不变的时间。同样保持时间不够时，也不能将数据存入到存储器中去。在写周期时，数据选通信号比数据信号要提前90度相位差，下两图分别为其写数据时序图和读数据时序图，在读周期时，数据选通信号和数据信号的相位差为０度并保持边缘同步的关系。

   

（２）变化沿和建立保持时间的关系

在DDR3系统中，建立时间和保持时间的要求与DDR2不同，在时间的数值上不再是单一的固定值，而是随着控制信号、数据信号、地址信号沿斜率的变化而相应变化的。下面分别从单端输入信号的波形图，对建立时间的转换速率和保持时间的转换速率进行定义，并定量分析其建立时间和保持时间的计算方式。

正常建立的单脉冲上升信号的转换速率定义是：最后次通过Vref和第一次通过VIH(AC)min之间的转换速率。

正常建立的单脉冲下降信号的转换速率定义是指：最近一次通过Vref和第一次通过VIL（AC）max之间的转换速率。下图为单端输入信号的正常建立时间波形图。    

正常保持的单脉冲上升信号转换速率的定义是：最后一次通过VIL(DC)max和第一次通过Vref之间的转换速率。

正常保持的单脉冲下降信号转换速率的定义是：最后一次通过VIH(DC)min和第一次通过Vref之间的转换速率，下图所示为单端输入信号的正常建立时间波形图。    

由上两图关于单端信号建立时间和保持时间变化沿斜率情况可得对应的计算时间值并整理如下表格。    

但是对于clock(±)和DQS(±)这样的差分对信号，其差分信号输入的转换速率的定义和计算方式和上述单端脉冲信号的定义和计算方式是不一样。

正常的差分信号上升沿转换速率的定义是指：VIL(diff)max的电压幅值和VIH(diff)min的电压幅值之间的转换速率。

正常的差分信号下降沿转换速率的定义是指：VIH(diff)min的电压幅值和VIL(diff)max的电压幅值之间的转换速率。

其差分对信号的下降沿转换速率和上升沿转换速率的波形图如下图。    

差分信号输入转换速度的计算大小如下表。

当然DDR3在不同的工作频率下、不同的信号脉冲其建议时间和保持时间也是不完全相同的。其具体的时间可以根据所使用的DDR3型号的数据手册进行查询。

２、信号质量

（１）电平阈值

根据电平的不同功能，DDR3系统中把电平分成交流和直流二类。交流电平主要通过电平的起始时间来保证时序的准确，而直流电平是通过电平终止时间值来确定正负逻辑。DDR3单端信号的电平划分与电平幅值阈度要求情况如下图。    

（２）过冲与下冲

当信号脉冲的第一个峰值或者谷值（对于上升沿是峰值而对于下降沿信号则是谷值）高于设定的供电电压时，其高出的尖端部分称为过冲。当信号的第二个峰值超过设定的供电电压时，超过的部分称为下冲。在DDR3系统中，对于信号的过冲和下冲幅值以及持续时间都有明确的指标要求。下为某DDR3在不同的工作频率情况，其控制信号和地址信号波形的过冲和下冲的设计指标要求如下表。

由表知，控制、地址和数据信号的过冲幅值要求的最大峰值都是0.4Ｖ，但是持续时间不相等，地址和控制信号的过冲下冲面积为0.5V-ns。而对于时钟差分信号、数据信号、选通信号和屏蔽信号其过冲和下冲的设计指标则要求更严格如最大过冲面积和最大下冲面积要求0.19V-ns以下且和信号的工作频率有关。    

另外，关于DDR3的差分信号的单端要求、差分信号的交流波动定义和超过VIH(AC)或低于VIL(AC)后持续的时间的设计指标都有具体的要求，我们在设计DDR3控制电路时一定要考虑DDR3的各种设计指标值是正确，方能保证DDR3能够正常、健壮的运行。比如在DDR3系统中数据信号、地址信号仅当幅值大于VIH(AC)或小于VIL(AC)的一个特定的设计时间时，数据信号和地址信号才能被DDR3认为是有效信号，并且这个特定的设计时间的最小值又与信号的转换速率有关。因此，可认为各个设计指标是相互关连的，并不是独立要求的。