LPDDR4 ECC机制及不同ECC对比

ECC是LPDDR4新增的带有校验功能的模块,提高了LPDDR4在读写及掩蔽写操作中数据信息的可靠性,ECC模块是增加在存储阵列里的一个模块。数据到达ECC时为128比特,相对应的校验码为8比特,采用汉明码的算法可以对128比特的数据进行一位错码的定位与纠正,ECC模块在读写以及掩蔽写的操作过程中都能起到校验的作用。如图为带ECC功能与不带ECC功能的DRAM芯片,对比可以看到,ECC的DEAM的存储颗粒多一个,这个存储单元是用来保存ECC模块中计算得到的校验位的数据信息的。ECC模块的加入使得数据在稳定性上得到了提升,由于LPDDR4中占用面积最大的为存储阵列,ECC的加入就必须增加相应的存储阵列用来存储校验码,内存颗粒自然会变多但是ECC模块对芯片的尺寸几乎是没有影响的。LPDDR4本身即为低功耗的设备,工作电压仅为1.1v,ECC对功耗的影响也是微乎其微的。

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对于存储器来说,数据只有先写入存储单元才能做读取操作。ECC在写入的操作中,128比特数据信息经过编码得到8比特校验码信息,一共136比特在写入时钟的高电平被锁存传输至存储单元。在读取操作的过程中,存储单元中本来就保存着136比特信息,其中128比特的读出数据以及8比特的校验码,校验码是用来对128比特数据信息做检测与纠错,当128比特数据到达ECC模块经过编码得到8比特校验码,为了校验数据在读出存储单元时是否出错,将新得到的8比特校验码与存储单元里本来就保存的8比特校验位做异或处理,最终得到8位校验码如若每一比特都为0,则

• 重点内容 – 64KB 专用 RAM – 275-MHz, 500-MHz, 600-MHz, or 720-MHz – 仿真/调试 ARM® Cortex™-A8 32-位RISC 微控制器• JTAG • NEON™ SIMD 协处理器• 嵌入式跟踪模块 • 具有单错检测(奇偶校验)的32KB/32KB • 嵌入式跟踪缓冲器 L1 指令/数据高速缓存– 中断控制器(高达128 个中断请求) • 具有错误纠正码(ECC) 的256KB L2 高速缓• 片载存储器(共享L3 RAM) 存– 64 KB 通用片载存储器控制器(OCMC) RAM – 支持移动双倍速率同步动态随机存储器– 所有主机均可访问 (mDDR)(低功耗DDR (LPDDR))/DDR2/DDR3 – 支持快速唤醒保持 – 支持通用存储器(NAND,NOR,SRAM,等)支• 外部存储器接口(EMIF) 持高达16 位ECC – mDDR/DDR2/DDR3 控制器: – SGX530 3D 图形引擎 • mDDR: 200-MHz 时钟频率(400-MHz 数据速– LCD 控制器 率) – 可编程实时单元和工业用通信子系统(PRU- • DDR2: 266-MHz 时钟(532-MHz 数据速ICSS) 率) – 实时时钟(RTC) • DDR3: 303-MHz 时钟(606-MHz 数据速 – 最多2 个具有集成物理层的USB 2.0 高速OTG 率) 端口• 16-位数据总线 – 支持最多2 个端口的10/100/1000 以太网交换机• 1GB 全部可寻址空间 – 串口包括: • 支持1 x 16 或者2 x 8 存储器器件配置 • 2 个控制器局域网端口(CAN) • 支持快速唤醒保持 • 6 个UART,2 个McASPI,2 个McSPI,和3 个 I2C 端口 – 通用存储器控制器 (GPMC) • 具有多达7 芯片(NAND,NOR,复– 12 位逐次逼近寄存器(SAR) ADC 用NOR,SRAM等) 选择的灵活8/16-位异步 – 3 个32 位增强型捕捉模块(eCAP) 存储器接口 – 3 个增强型高分辨率PWM模块(eHRPWM) • 使用BCH 编码以支持4-位,8-位,或者16- – 加密硬件加速器(AES,SHA,PKA,RNG) 位ECC • 使用海明码(Hamming)以支持1-位ECC • MPU 子系统– 错位定位器模块(ELM) – 275-MHz,500-MHz,600-MHz,或者720-MHz • 与GPMC 联合使用,使用BCH 算法以定位 ARM® Cortex™-A8 32-位RISC 微处理器由校验多项式生成的数据错误的地址 – NEON™ SIMD 协处理器• 基于BCH 算法,每512 字节块错误定位支持 – 具有单错检测(奇偶校验)的32KB L1 指令高4-位,8-位,和16-位 速缓存• 可编程实时单元和工业用通信子系统(PRU-ICSS) – 具有单错检测(奇偶校验)的32KB 数据高速缓– 支持的协议包括 存EtherCAT®,PROFIBUS,PROFINET,Ether – 含纠错码(ECC)的256KB L2 高速缓存Net/IP™,和其它更多协议 – 176KB 片载启动ROM – PRU-ICSS 内的外设 1 Please be aware that an important notice concerning availabi
LPDDR5与DDR5是两种不同类型的内存技术,它们在ECC(Error Correcting Code)功能方面也存在一些区别: 1. ECC支持范围:LPDDR5和DDR5的ECC支持范围不同。DDR5内存通常支持全面的ECC功能,包括单错误纠正(SEC)和双错误检测与纠正(DED)功能。这意味着DDR5能够检测和纠正单个错误,并检测并报告双重错误。而LPDDR5的ECC支持范围相对较小,通常只支持单错误检测(DED)功能,不具备纠正错误的能力。 2. 功耗和性能影响:由于ECC功能需要额外的硬件支持和复杂的算法运算,因此它会增加内存控制器和芯片上的功耗和延迟。相对而言,LPDDR5的ECC功能较为简化,对功耗和性能的影响较小,更适合在移动设备等功耗敏感的场景中使用。 3. 适用领域:DDR5主要用于高性能计算、服务器和工作站等大型计算机系统,以及需要高可靠性和数据完整性保障的场景。而LPDDR5主要用于移动设备、嵌入式系统和低功耗应用,如智能手机、平板电脑和便携式游戏设备等。 需要注意的是,ECC功能在一些特定的场景下非常重要,如数据中心和科学计算等领域,可以提供更高的数据可靠性和稳定性。然而,在一些功耗敏感的移动设备中,ECC功能可能并不是必需的,而且会增加成本和功耗。因此,在选择LPDDR5或DDR5内存时,需要根据实际应用需求和成本考虑是否需要ECC功能。
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