【ARMv8/v9 异常模型入门及渐进 8 -- 安全中断介绍】

已于 2023-08-03 22:31:46 修改
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分类专栏： # ARM64 System Exception 文章标签： ARM64 secure EL1 Group 0 FIQ GIC non secure
于 2022-12-09 23:24:34 首次发布
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本文介绍了ARMv8/v9架构中安全中断的概念，包括GIC（Generic Interrupt Controller）的配置和CPU在不同安全状态下的中断处理。重点阐述了GIC如何根据安全状态划分中断组，并解释了如何通过GIC和CPU寄存器配置中断路由，确保在Secure EL1、Non Secure EL1和EL3之间的正确切换。
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介绍

Armv8一共有四个异常等级EL0、EL1、EL2和EL3，又有两种security状态，secure 和 nonsecure。同时在EL1以上的异常等级下，还可以使用两个不同的栈指针SP_EL0和SP_ELx。在以上这些不同的执行状态下，中断都可能需要使用不同的处理方式，因此，中断的处理流程就变的比较复杂。

1.1 安全中断简介

异常发生后系统将切换到具有更高执行权限的状态，在 AArch64 是通过 exception level 来实现的。AArch64 最多支持 EL0～EL3 四个 exception level，EL0 的 ex

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【ARMv8/v9 异常模型入门及渐进 6.1 -- linux 缺页异常处理流程详细介绍】
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但是在ARM32的时候，TTBR1寄存器未使用，因为TTBR0和TTBR1寄存器只支持2G，1G，512M等，但是ARM32虚拟地址空间的划分比例为1:3，用户空间是3G，内核空间是1G，所以上述寄存器硬件限制无法满足这种通用配置，所以ARM32未使用TTBR1寄存器。为了避免在用户空间和内核空间切换时，切换页表带来的性能损耗，所以，用户空间和内核空间共用一个页表，即用户空间和内核空间具有相同的页表基地址TTBR0。对于current EL的 data abort，可以根据上图1-1中的内容，当。
【ARMv8/v9 异常模型入门及渐进 10 -- WFI 与 WFE 使用详细介绍 1】
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ARMv8架构提供了几个与事件相关的指令，包括等待事件（WFE）、发送事件（SEV）和本地发送事件（SEVL），这些指令有助于减少因处理器元素（PE，Processor Element）反复尝试获取自旋锁（spin-lock）而导致的功耗和总线竞争。ARMv8架构中引入了全局监视器的概念，当处理器元素（PE）的全局监视器从独占访问状态变为开放访问状态时，会自动生成一个事件。因此，当一个PE释放自旋锁时，不再需要在代码中显式包含SEV指令来唤醒等待锁的其他PE，系统会自动生成相应的事件，，而不进入等待状态。
【ARMv8/v9 异常模型入门及渐进 9 - FIQ 和 IRQ 区别】
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本文主要介绍ARM fiq 与 irq的硬件及软件方面的区别
【ARMv8/v9 异常模型入门及渐进5 - ARM64 IRQ 异常处理流程】
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从 Linux 的角度来看，相当于是一个外设，因而其对GIC的功能实现是放在"第一级的中断处理完成后，就是遍历 IRQ 线上的链表，依次执行通过前面讲的。不同的控制，那就不得不说下对 ** IRQ 的描述**，IRQ 是由。，那 CPU 收到中断后，软件单凭中断号是分不清这个中断到底是从哪个。)，指向系统实际的中断控制器所使用的控制方法的函数指针构成。全局的虚拟中断号的机制，而接下来要介绍的。这里需要判断是不是自己的设备产生的中断，中的一项，然后执行该 irq 号注册的。
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内容来自 DEN0024A_v8_architecture_PG.pdf ARMv8 Security 是什么 本质 增加了一个 Secure world , 该体系结构的增加意味着单个物理内核可以以时间切片的方式执行来自正常世界和安全世界的代码 定义了 硬件实现 , 规范了 软件实现 软件实现 : TrustZone安全扩展 硬件实现 : 安全外围设备 ARM安全模型将设备硬件和软件资源进行了划分，以便它们要么存在于安全子系统的安全世界中，要么存在于其他所有系统的正常世界中。 worl
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前几篇博文主要梳理了GIC V3架构基础，中断全生命周期，以及中断IRQ、FIQ基础概念。那在ARM TrustZone是如何支持安全中断的呢？ ARM TrustZone一个非常大的优势就是很容易管理外设，管理外设包含了：外设访问权限，外设作为Master时怎么发出安全访问或非安全访问，以及外设如何产生安全中断，以及CPU如何响应这个中断等。我们今天主要介绍如何产生安全中断，由三个部分来参与：安全外设，GIC，以及CPU。 CPU是如何支持安全中断的？ 对于CPU本身来说对中断是安全还是非安全是无感知的，
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原文https://developer.arm.com/products/architecture/a-profile/docs/100935/latest/switching-betwen-the-normal-and-secure-worlds 转载：https://www.jianshu.com/p/fcf47ffd5fae
ARM通用中断控制器GIC(generic Interrupt Controller)简介
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ARM提供了一个可用于ARMv8-A系统的通用中断控制器GIC，这个中断控制器的编程接口在GIC架构中定义。通用中断控制器(GIC)支持多核系统中cores之间由软件生成（SGI）、私有（PPI）和共享外设（SPI）中断的路由。GIC架构还提供了可用于管理中断源和行为的寄存器，以及(在多核系统中)将中断路由到各个core的寄存器。它使软件能够屏蔽、启用和禁用来自单个源的中断，对单个中断源(在硬件上)进行优先级排序，并生成软件中断。
【精选】ARMv8/ARMv9架构入门到精通-[前言]
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本系列文章和视频重在为初学者指点迷津(大佬请绕行)，让您少走一点弯路、少踩一点坑，尽快地成为行业的大牛，薪资翻个好几翻，走向人生巅峰..., 无论实现与否，目标还是要有的，只要您坚持不断的学习(一定不是死里卷的那种，而是找对方法，高效率学习的那种)，相信在未来即使没有达成下面图片中的目标，但挣点钱/薪资涨一涨/工作的压力减一减还是可以的。 下面为大家奉上一张ARMv8/ARMv9架构入门高效率的学习线路图，一共分为6大阶段吧。同志们，赶快卷起来吧
ARM系统中9种中断响应步骤记录
jianjian的博客
07-31 2571
看了贺贺老师的大系统中断的9种示例文档，理解整个ARM在安全和非安全模式中对各种中断的响应流程,cpu在不同执行环境（3种）来了不同中断（3种），cpu在这九种情况下中断响应流程的详细解析
【转】ARM GIC中断系列（七）：gicv3架构-two secure state、中断bypass
叫好与叫座虽然不是对立面，但想在同一个作品中达到双重效果很难。
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gicv3中，引入了支持2种安全状态（secure state），也就是对于中断，根据secure状态，分为安全中断和非安全中断。当然也可以只支持一种安全状态。。这里的2种安全状态和1种安全状态，主要是影响中断分组，所使用IRQ和FIQ管脚的映射，以及gic中的寄存器访问。
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