【AMBA Bus ACE 总线 6 -- ACE cache maintenance 详细介绍】

已于 2024-05-10 23:01:31 修改
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分类专栏： # 【ARM ACE Bus 与 Cache】 文章标签： cache maintence ACE Cache
于 2024-04-26 19:25:03 首次发布
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本文详细介绍了AMBA ACE总线中的Cache维护操作，包括清理和无效化过程。当本地Cache的内容与主内存不一致时，这些操作用于确保数据一致性。文章通过举例说明了Master如何发起并执行clean and invalidate操作，描述了从AR通道请求到AC通道，再到R通道返回响应的完整流程。
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ACE cache maintenance

在这里插入图片描述

什么叫 cache maintenance operations呢？

比如ARM CPU 对自己的Icache 和 Dcache会有大量的transaction操作，也即maintenance操作，如果cache 是dirty 话，也就是 local cache中的内容和main memory中的数据不一致，这个时候就需要将cache行中的数据给清到memory中。所以cache maintenance操作

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【AMBA Bus ACE 总线 8 -- ICache maintenance】
CodingCos的博客
05-10 273
当一个OS run 多个cpu的时候，根据调度算法的不同，OS 可以根据调度算法的不同分别 run 在某个具体的CPU上，因此，它们会有一个migrate的过程，既然是migrate，所以所有cpu 具有相同的instruction cacheline, 因为每个cpu 都有自己的 L1 ICache 和 DCache, 所以要求他们每个cpu的 instruction Cache都应该保持相同，比如至少要保证code 对这几个instruction Cache 是相同的。
【ARM Cache 与 MMU/MPU 系列文章 1 -- Cache基础概念学习】
CodingCos的博客
11-04 2656
Cache 通常按照层级分类，比如常见的 L1 Cache/L2 Cache/L3 Cache …：通常 L1 Cache 又分为ICache(instruction Cache) 和DCache其中 ICache 用于缓存 CPU 执行的指令;其中 DCache 用于缓存 CPU 所使用的数据。
Cache Maintenance-通过set/way对cache进行clean和invalidate操作-汇编代码详解
DayDayUp
08-02 4295
对于cache清理清除操作不熟悉的同学可以先看看上面相关的基础知识。
Cache Maintenance-关于cache 清除（invalidate）和清理（clean）操作的基础知识
DayDayUp
07-30 1万+
有时候，软件很有必要去clean或者invalidate 缓存，这种情况通常是： 外部内存的内容已经被改变，而cache中还是以前的数据，所以很有必要移除cache中陈旧的数据。 MMU相关的活动，比如： 改变了内存的访问权限 改变了缓存策略（WB、WT等） 改变了虚拟地址（VA）到物理地址（PA)的映射关系 需要同步指令缓存（I-Cache)和数据缓存(D-Cache) Cache相关的操作 清除操作-invalidate-使数据失效 invalidate操作主要是针对 ca.
【Spring Cache】四 CacheOperation CacheOperationSource CacheAnnotationParser
小水牛的博客
02-03 756
【Spring Cache】四 CacheOperation CacheOperationSource CacheAnnotationParser
【AMBA Bus ACE 总线 1 -- ACE 总线介绍】
CodingCos的博客
04-26 975
一致性Coherency）问题通常出现在多处理器系统中，尤其是当多个处理器可能同时访问同一内存位置时。简单来说，一致性问题是关于保证一个处理器上的操作结果对于其他处理器来说是可见和一致的问题。数据一致性：如果两个或多个处理器都要读写同一个内存位置，我们需要确保它们不会读到过时或不正确的数据。例如，如果处理器A更新了某个内存位置的数据，那么处理器B在之后读取该位置时应该能读到处理器A最新写入的数据，而不是旧的数据。操作顺序一致性：不仅数据要保持一致，操作的顺序也要一致。
【AMBA Bus ACE 总线 4 -- ACE Cache invalidate 操作】
CodingCos的博客
04-26 215
在完成 clean and invalidation之后，master 1和master2 会向coherency总线返回respons，在通过R channel将 respons merge到一起返回给master0，告诉master0 其它相同的cache copy 已经被invalid掉了，这个时候master1 就可以对它本地的local的cache行进行操作，这样的流程保证了，在某一个具体的时间只有一个master 有能力来对某个cache行进行更改。
【AMBA Bus ACE 总线 2 -- ACE Snoop transaction】
CodingCos的博客
04-26 705
ARM ACE (AXI Coherency Extensions) 协议中的snoop transaction是一种机制，旨在维持多核处理器系统中缓存之间的一致性。在多核系统中，每个处理器核心可能有自己的一级或二级缓存，这可能导致同一内存地址在不同缓存中有不同的副本。snoop transaction允许一个处理器核心查询（“snoop”）其他核心的缓存状态，以确保数据一致性。
【AMBA Bus ACE 总线 9.1 -- Non-cache Master 写操作 详细介绍】
CodingCos的博客
05-12 187
这个时候 Coherency 总线，在收到 AW channel 的请求之后，分别向 master1和 master2 AC channel发起请求，请求把 master1 和 master2 对应的 Cache行给 Invalid 掉,， 如下图1-3 所示。就需要通过coherency总线去把它相同的cache行进行invalid掉，对于non-cached 的master来讲，会有一个返回的data和希望写的data 进行一个merge，merge以后进行一个写的过程。channel发起命令和数据。
CHI dataless 传输——CHI（4）
最新发布
05-24 1226
上篇介绍了read的操作类型，本篇我们来介绍一下dataless。
ACE(AXI Coherency Extensions) 协议学习记录1：ACE协议总览
Virtualllll的博客
04-02 2660
缓存主设备（Caching master）：具有缓存能力的主设备，能够发起事务并管理自己的缓存。发起主设备（Initiating master）：发起事务的主设备，它可以是缓存或非缓存的。被监听主设备（Snooped master）：能够接收并响应其他主设备发起的snoop事务的缓存主设备。下游缓存（Downstream cache）：位于发起主设备下游的缓存，通常是指在数据传输路径上的下一个缓存。本地缓存（Local cache）：主设备自身的缓存，用于存储数据以提高访问效率。
cache原理介绍
process的专栏
10-24 1万+
cache是ARM最难理解，也是最具有闪光点的地方之一，现在是解决他的时候了。            对于这么经典的东西，我还是引用ARM工程师的书籍吧，免得误人子弟。 cache以及write buffer的介绍     A cache is a small, fast array of memory placed between the processor core and main
arm-cache coherency
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02-13 676
提高一个系统的performance，有两种办法： 　　1) 不断提高一个core的performance，手段就是不断提高freq，减小Vt，这样都会在增加power(dynamic，leakage) 　　2) 增加processor的个数 arm的big-little processor cluster采用的就是第二个办法，通过Power Gating和DVFS也尽量的减小了功...
ACE协议学习系列：Chapter D1 About ACE
qiuzhongyu123的博客
02-18 4153
文章目录前言D1.1 Coherency overview 一致性概述D1.1.1 ACE revisionsD1.1.2 Usage cases适用范围D1.1.3 ACE terminology术语D1.2 Protocol overview协议概述D1.2.1 About the ACE protocolD1.2.2 Coherency model一致性模型D1.2.3 cache state model 前言 这个系列文章主要用于本人的学习记录，可能相当长时间里只是协议的中文翻译，伴有少量个人总.
从程序员的角度来考虑cache 以ARMv8 cache 为例
u011011827的博客
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ARMv7 ARMv8 架构定义了cache ,并且给了我们一些操作方法 RISC-V 架构使用了cache ,但是没给 Cache maintenance operations 作为一个编程人员 我们需要知道 1.当前芯片有什么cache配置 1.1 几级cache 1.2 如何区分outer/inner 1.3 cache 大小 2.cache的隐式操作及如何控制(cache策略) 2.1 什么时候从 memory 加载数据到cache 2.2 什么时候从 cache(writ
[mmu/cache]-ARMV8的cache的维护指令介绍
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Armv8里定义的Cache的管理的操作有三种： 无效（Invalidate） 整个高速缓存或者某个高速缓存行。高速缓存上的数据会被丢弃。 清除（Clean） 整个高速缓存或者某个高速缓存行。相应的高速缓存行会被标记为脏，数据会写回到下一级高速缓存中或者主存储器中。 清零（Zero） 在某些情况下，对高速缓存进行清零操作起到一个预取和加速的功效，比如当程序需要使用一大块临时内存，在初始化阶段对这个内存进行清零操作，这时高速缓存控制器会主动把这些零数据写入高速缓存行中。若程序主动使用高速缓存的清零操作，那么
二、CHI 协议上
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参考博文：https://www.cnblogs.com/-9-8/p/6128413.html ACE基础： 1)：5状态的cache model(MOSEI) 2)：关于coherency的additional signal 3)：两个cache master访问shared cache的additional channel 4)：支持Barrier tran...
ARM ACE协议学习（一）
pine222的专栏
11-24 5786
资料来源于ARM AXI4_specification 转自：https://www.pianshen.com/article/4284349981/ ACE为AXI缓存扩展接口 ACE协议特点： 1、正确的跨缓存共享（CACHEs） 2、具有不同特征的器件交互 3、最大利用缓存数据 4、高性能低功耗之间的选择 ACE协议提供了系统级一致性框架，系统级设计包括 1、一致性存储范围 2、具有一致性扩展的存储系统器件 3、系统器件之间交互的软件模型 ACE协议实现通过 1、五个状态缓存模型，指明了Ca.
[ ] ARM errata: Cache maintenance by set/way operations can execute out of order 介绍
05-17
ARM errata是指ARM架构处理器中的错误或缺陷。其中一个ARM errata是Cache maintenance by set/way operations can execute out of order，意思是Cache的维护操作可能会乱序执行，导致Cache的状态不一致。这个错误会影响一些ARM处理器，例如Cortex-A9和Cortex-A15。 Cache是计算机中常用的一种高速缓存技术，用于存储最近使用的数据以提高访问速度。Cache维护操作是指对Cache进行清空、填充、失效等操作，以保证Cache中存储的数据的正确性。然而，由于ARM处理器的设计缺陷，这些维护操作可能会乱序执行，导致Cache中的数据不一致。 这个错误可能会导致系统中的数据错误或崩溃，因此ARM推荐使用者采取一些措施来避免这个问题，例如禁用Cache维护操作的乱序执行、在执行维护操作前等待Cache操作完成等。如果您的系统中使用了受影响的ARM处理器，建议您及时采取措施以避免潜在的问题。
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