【ARM Cache与MMU/MPU 系列文章 1.1 -- 如何获取 Cache size 的大小？】

已于 2024-06-11 22:05:33 修改
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分类专栏： # 【ARM Cache与MMU/MPU 专栏】 文章标签： arm开发 cache size
于 2024-06-06 21:55:13 首次发布
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本文链接：https://blog.csdn.net/sinat_32960911/article/details/139510420
版权
本文介绍了如何在ARMv8/v9架构中，特别是以Cortex-A520为例，通过读取CTR_EL0、CLIDR_EL1、CSSELR_EL1和CCSIDR_EL1寄存器来确定CPU各级缓存的大小。重点讲述了计算Cache Size的方法，并提供了读取L3 Data Cache Size的汇编代码示例。
摘要由CSDN通过智能技术生成


请阅读【ARM Cache 及 MMU/MPU 系列文章专栏导读】
及【嵌入式开发学习必备专栏】

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ARMv8/v9 CPU Cache Size

ARM架构通过一系列的系统寄存器来提供CPU和系统的详细信息，包括缓存的大小和配置。在ARMv8和ARMv9架构中，这些信息通常可以通过读取如下寄存器来获取：

  • CTR_EL0 (Cache Type Register): 提供L1缓存的线大小等信息。
  • CLIDR_EL1 (Cache Level ID Register): 描述了存在哪些级别的缓存和每级缓存的类型。
  • CSSELR_EL1 (Cache Size Selection Register): 用于选择想要查询的缓存级别和类型（数据缓存或指令缓存）。
  • CCSIDR_EL1 (Current Cache Size ID Register)
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