Verilog 大小端以及 +：使用

最新推荐文章于 2024-11-11 11:45:00 发布

Ryan_fpga

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分类专栏： verilog基础文章标签： fpga开发

原文链接：https://blog.csdn.net/qq_36613247/article/details/125511055

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本文通过一个具体的 Verilog HDL 代码示例介绍了如何进行位操作及信号赋值。示例中定义了两个 8 位寄存器 vect_1 和 vect_2，并初始化了特定的二进制值。接着展示了如何读取指定位置的比特位，以及如何使用范围选择符来获取比特位序列。

摘要由CSDN通过智能技术生成

module test;

reg [7:0] vect_1;
reg [0:7] vect_2;

initial
begin
vect_1 = 'b0001_1010;
vect_2 = 'b0010_0010;

$display("vect_1[3] = %b, vect_2[3] = %b", vect_1[3], vect_2[3]);
$display("vect_1[7:0] = %b, vect_2[0:7] = %b", vect_1, vect_2);
$display("vect_1[4+:3] = %b, vect_1[4-:3] = %b", vect_1[4+:3], vect_1[4-:3]);
$display("vect_2[4+:3] = %b, vect_2[4-:3] = %b", vect_2[4+:3], vect_2[4-:3]);

       // vect_1[3] = 1, vect_2[3] = 0
       // vect_1[7:0] = 00011010, vect_2[0:7] = 00100010
       // vect_1[4+:3] = 001, vect_1[4-:3] = 110
       // vect_2[4+:3] = 001, vect_2[4-:3] = 100

$stop;
end

endmodule