Verilog
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PriscillaSCU
into the void
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三种不同代码实现2位计数器的RTL比较
第一种:module fenpinqi_reg(out,reset,clk); output[1:0] out; input reset,clk; reg[1:0] out; always @(posedge clk) begin if (reset) out<=0; //同步复位 ...原创 2018-05-21 14:59:02 · 1503 阅读 · 0 评论 -
modelsim时许仿真中对边沿状态的读取
三天前写了一个1101序列检测电路,但是仿真结果一直不对。当我从源文件上绞尽脑汁也不知道哪里错了,后来发现是modelsim在时钟上升沿时对状态的读取方式和我们数电老师讲的不一样造成的。错误:红色的是按照数电刚开始老师讲的,上升沿到时读取状态为上升沿前一时刻的状态,故读取1101,但输出并没有变为1其实当上升沿到时,如果需要读取的数据正好也是在上升沿或下降沿,则读法不一样。上升沿读1,下降沿读0所...原创 2018-05-16 18:43:13 · 1806 阅读 · 3 评论 -
Verilog实现分频器时,计数注意事项
本来我是想设计一个四分频,但是结果却是六分频?后来仔细分析了一下波形后,发现这是时序电路代码:module fenpinqi(clk, clr, q0, state);input clk, clr;output reg q0;output reg [1:0] state;always@(posedge clk)begin if(clr) begin q0 <= 0; state &...原创 2018-05-16 20:34:04 · 996 阅读 · 0 评论 -
verilog实现一种任意占空比方波产生
今天突发奇想,比如我要得到上图所示的,高电平占7个CLK,低电平占2个CLK的输出方波。设置个计数的寄存器,当计数值小于高电平持续时间时,输出高电平,当高于高电平持续时间小于总周期时,输出低电平。程序如下:module fenpinqi_buduicheng (clk, clr, q); input clk; input clr; output reg q; paramet...原创 2018-06-14 00:11:39 · 16882 阅读 · 4 评论