Verilog实现分频器时，计数注意事项

本来我是想设计一个四分频，但是结果却是六分频？

后来仔细分析了一下波形后，发现这是时序电路

代码：

module fenpinqi(clk, clr, q0, state);
input clk, clr;
output reg q0;
output reg [1:0] state;
always@(posedge clk)
begin
if(clr)
begin
q0 <= 0;
state <=2'b00;
end
if(!clr)
begin
if(state == 2'b10)
begin
q0 <= ~q0;
state <= 2'b00;
end
else