PLL（相位锁定环）是什么？

关于电路设计中的核心元件——相位锁定环（PLL）

相位锁定环（PLL）是一个历史悠久的电路组件，对初学者来说，直接使用实际工作中的PLL可能会感到困难重重。

尽管乍一看PLL的构造复杂，但如果我们逐步深入了解，就能够轻松掌握其原理和应用。

• PLL是什么？ PLL即相位锁定环，是一种电子系统，用于同步信号。

• PLL需要考虑哪些因素？ PLL的设计需要考虑信号的稳定性、同步性及噪声等问题。

• 为什么会出现这些考虑因素？ 这些因素通常由信号源的不稳定性和环境干扰等引起。

• PLL如何处理这些问题？ PLL通过动态调整其控制信号来减少误差，并提高系统的整体性能。

• 如何设计PLL？ 设计PLL时需要详细分析信号特性，选择合适的滤波器和振荡器配置。

• 如何使用PLL？ 在实际应用中，PLL可以用于各种需要信号同步的场合，如通信系统、数据传输等。

相位锁定环（PLL）简介

相位锁定环（PLL）如果直译为中文，就是“相位固定环”。

• 相位 指的是信号的波形、频率、周期等特性。为了将信号的相位固定在特定状态，
• 通过反馈环路 持续监控信号的相位，
• 并进行控制，确保相位稳定。

数字设计工程师专注的PLL应用：时钟信号

作为一名半导体数字设计工程师，时钟信号在数字电路设计中占据核心地位。时钟信号贯穿整个数字系统，确保数据同步和操作的准确性。在这种环境下，相位锁定环（PLL）的作用尤为重要。

时钟信号的作用：

1. 同步性：时钟信号为系统中所有时间敏感的操作提供了一个统一的时间参考点，确保所有部件协同工作。
2. 稳定性：良好的时钟信号能够减少系统误差，提高性能。

PLL在数字电路中的应用：

• 频率合成：PLL可以生成多个频率的时钟，供不同部件使用，而无需多个独立的振荡器。
• 时钟倍频：在需要更高频率时钟信号时，PLL能够将基准时钟频率倍增，以满足高性能处理器和高速数据传输的需求。
• 时钟恢复：在数据通信中，PLL能够从接收到的信号中提取和再生准确的时钟信号，以确保数据的正确接收和处理。

通过对这些关键领域的专注，数字设计工程师能够利用PLL的特性，优化整个系统的设计和性能。对于数字电路来说，一个准确和稳定的时钟源是实现高效可靠操作的基石。

모든 디지털 Sequential cell들은 Clock signal에 Synchronization 됩니다.

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이런 Clock Signal은 PLL clock을 통해 만들어지고,

PLL Clock은 Reference clock에 의해 만들어집니다.

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이 글은 PLL에 대해서만 다루겠습니다.

(1) input으로 받은 Reference Clock을 받고, (예, 10MHz)

(2) VCO라는 Oscillator(발진기)가 Target clock 생성을 합니다.

(3) Resonator(공진기)가 특정 주파수로 돌도록 만듭니다. (예, 1GHz)

By Em3rgent0rdr - Own work, CC0, https://commons.wikimedia.org/w/index.php?curid=131329347

数字电路设计中的时钟源不稳定性与解决方案

在实际应用中，所有时钟源（包括PLL、DLL、晶体振荡器甚至功能发生器）都无法产生完全固定周期的信号。这些时钟信号的变化主要表现为噪声和随时间变化的输出周期，其中抖动（jitter）是最典型的表现形式。

抖动的影响：

• 数据错误：时钟抖动可能导致数据在不正确的时间被采样，进而导致错误。
• 性能下降：高抖动水平会限制系统的最大工作频率，影响整体性能。

应对策略：

为了应对这种不可避免的时钟不稳定性，数字电路设计中通常会采用一些策略来增加系统的鲁棒性：

• 使用“set_clock_uncertainty”：在SDC（Synopsys Design Constraints）文件中使用set_clock_uncertainty命令为时钟信号引入额外的边界，这样可以为时钟波动留出处理空间。这种做法可以让设计在实际硅片实现时，即使存在一定的时钟偏差也能稳定工作。
• 选择优质的时钟源：选择低抖动的时钟源可以直接减少系统的不稳定性。
• 增强时钟网络设计：优化时钟布线和使用高质量的时钟分配网络可以减少路径上的抖动和时延变化。

通过这些方法，设计师可以在电路设计阶段预设安全边际，确保即使在最坏情况下，系统也能保持稳定运行，从而提高产品的可靠性和性能。

抖动（Jitter）是什么？

在数字信号处理和电信领域，抖动是指时钟信号边缘的实际位置与其理想位置的偏离。这种现象会导致信号的时间稳定性受到影响，进而影响整个系统的性能。

抖动的表现：

• 时间抖动：时钟脉冲的到达时间比预定时间早或晚。
• 相位抖动：时钟脉冲的相位与参考时钟相位相比出现波动。

抖动可能由多种因素引起，如电源噪声、温度波动、系统内部的电磁干扰等。

抖动的影响：

• 数据完整性：抖动可能导致数据同步错误，特别是在高速数据传输中，极小的时间偏差也可能导致错误。
• 系统性能：在严格的时序要求的系统中，高抖动水平会限制系统达到更高的工作频率。

在后续内容中，我们将另行讨论与抖动类似但影响更长时间尺度的现象——漂移（Wander）。

抖动的产生因素及分类

抖动（Jitter）是电信和数据通信中常见的问题，它可以由多种因素引起，并具有不同的分类和测量指标。

抖动的产生因素：

1. 温度引起的物理特性变化：温度变化会影响电子组件的物理属性，如电阻、电容等，从而影响信号的稳定性。
2. 电源供应噪声：
   • 电压变化：电源电压的不稳定可以直接影响电路的性能。
   • 纹波电压：电源线上的纹波或波动也会导致信号质量下降。
3. 电磁干扰（EMI）：来自周围电子设备或电路的电磁干扰可以扰乱正常信号。
4. 电路非线性：如放大器、缓冲器中的非线性特性（例如Beta比率）可能导致信号失真。
5. 物理振动：对于依赖精确频率的设备（如晶体振荡器），物理振动是一个关键因素。

抖动的分类：

抖动主要分为两种类型：

1. 随机抖动（Random Jitter）：通常是由无法预测的因素引起，如噪声和随机变量。
2. 决定性抖动（Deterministic Jitter）：可以预测和模拟的抖动，通常与系统特定的非理想性质相关。

总抖动 = 随机抖动 + 决定性抖动

抖动的测量指标：

1. 周期抖动（Period Jitter）：一个周期内时钟信号的变化。
2. 周期间抖动（Cycle-to-Cycle Jitter）：相邻两个周期之间的时钟信号变化。
3. 累积抖动（Accumulated Jitter）：在长时间内积累的总抖动。

这些抖动参数的测量和控制对于确保电子系统的可靠性和性能至关重要。通过理解和管理这些因素，工程师可以设计出更稳定、更高效的系统。

PLL的性能规格与抖动监控

了解相位锁定环（PLL）的性能规格和如何监控及校正抖动是至关重要的。

PLL的作用：

1. 监控抖动：对于任何依赖精确时钟信号的系统，如数字通信和高速数据传输系统，持续监控抖动是保证系统稳定性和性能的关键。
2. 输出校正信号：监测到抖动后，PLL能够自动调整和校正输出信号，以减少抖动对系统性能的影响。

通过实时监控和校正抖动，PLL不仅提高了信号的整体质量，还确保了整个系统的可靠运行。简单来说，即使不深入了解所有技术细节，了解PLL如何处理抖动并保持系统稳定也是很有帮助的。

这就是PLL在数字电路设计中的关键角色，它不仅是一个简单的频率同步工具，更是确保高性能和系统可靠性的重要技术。

相位锁定环（PLL）的工作原理及组成部分详解

通过上述讨论，我们可以更好地理解PLL（相位锁定环）的基本组件及其功能。下面逐步梳理PLL的工作过程：

1. VCO（电压控制振荡器）

• VCO是一种输出频率随输入电压变化而变化的振荡器。
• 它用于产生特定的频率合成。

2. 分频器（Divider）

• 将VCO产生的高频时钟信号降低，以匹配目标频率10MHz。

3. 相位检测器（Phase Detector）

• 比较分频后的信号与参考振荡器（Reference Oscillator）产生的信号，检测两个信号之间的相位差。

4. 电荷泵（Charge Pump）

• 接收相位检测器输出的脉冲信号，产生或吸收电流。
• 这些电流对生成控制VCO所需的电压至关重要。

5. 环路滤波器（Loop Filter）

• 过滤电荷泵产生的电流，生成用于控制VCO的稳定电压。
• 过滤器去除不必要的高频成分，增强系统的整体稳定性。

6. VCO输出稳定化

• 上述过程持续重复，VCO的输出频率与参考信号同步，实现稳定化。

通过理解这些步骤，PLL在高精度频率调整和信号同步方面发挥着关键作用，是数字和通信系统中不可或缺的重要电路。这种理解有助于优化系统性能并最小化设计错误。