第一章 VHDL基本结构

第一章 VHDL基本结构

1.1   实体

1.2   结构体

1.3   块、子程序和进程 

1.4   库和程序包

1.5   配置

              一个完整的VHDL程序，或者说设计实体，通常要求最低能为VHDL综合器所支持，并能作为一个独立的设计单元，即元件的形式而存在的VHDL程序。在VHDL程序中，通常包含实体（ENTITY）、结构体（ARCHITECTURE）、配置（CONFIGURATION）、包集合（PACKAGE）和库（LIBRARY）5个部分。其中实体和结构体这两个基本结构是必需的，他们可以构成最简单的VHDL程序。 

1.1   实体

         设计实体是VHDL语言设计的基本单元，简单的可以是一个与门，复杂的可以是一个微处理器或一个数字系统，其结构基本是一致的，都是由实体说明和结构体两部分组成。实体说明是对这个设计实体与外部电路进行接口的描述，它规定了设计单元的输入输出接口信号或引脚，是设计实体对外的一个通信界面。结构体用于描述此设计实体的逻辑结构和逻辑功能。

实体语句结构如下：

ENTITY  实体名   IS

    [GENERIC（类属表）；]

    [PORT（端口表）；]

END  ENTITY  实体名；

例：

ENTITY  or2   IS

      PORT（a，b：IN  STD_LOGIC;

             C: OUT STD_LOGIC);

     END  ENTITY  or2；

注意：实体应以语句“ENTITY  实体名  IS”开始，语句“END  ENTITY  实体名；”结束。

       在层次化系统设计中，实体说明是整个模块或整个系统的输入输出（I/O）接口；在一个器件级的设计中，实体说明是一个芯片的输入输出（I/O）。

1.1.1类属参量（GENERIC）

类属参量是实体说明组织中的可选项，放在端口说明之前，其一般格式为：

GENERIC [CONSTANT] 名字表：[IN] 子类型标识 [:= 静态表达式]，…]

        类属参量是一种端口界面常数，常用来规定端口的大小、实体中子元件的数目及实体的定时特性等。它和常数不同，常数只能从设计实体的内部得到赋值且不能改变，而类属参量的值可由设计实体的外部提供。因此设计者可以从外面通过类属参量的重新设定而容易的改变一个设计实体或一个元件的内部电路结构和规模。

例：

GENERIC （trise，tfall：TIME:=1ns;

                    Addrwidth:INTEGER:=16);

PORT(a0, a1 : IN STD_LOGIC;

              Add_bus:OUT STD_LOGIC_VECTOR(addrwidth-1 DOWNTO 0);

这里类属参量中参数trise为上升沿宽度，tfall为下降沿宽度，用于仿真模块的设计；定义地址总线的宽度为Addrwidth位，类属值Addrwidth的改变将使结构体中所有相关的总线定义同时改变，由此使整个设计实体的硬件结构发生变化。

1.1.2 端口说明（PORT）

         端口为设计实体和其外部环境提供动态通信的通道，是对基本设计单元与外部接口的描述，其功能相当电路图符号的外部引脚。端口可以被赋值，也可以当做逻辑变量用在逻辑表达式中。

其一般书写格式为：

PORT （端口名 ：端口模式  数据类型；

                端口名 ：端口模式  数据类型；

                  …  …）；

其中端口名是设计者为实体的每一个对外通道所取的名字，通常为英文字母加数字，名字的定义有一定的惯例，如clk 表示时钟，D开头的端口名表示数据，A开头的端口名表示地址。端口模式是指这些通道上的数据流动的方式，如输入或输出等。

端口模式有以下几种类型：

    1．输入（IN）

      允许信号进入实体，主要用于时钟输入、控制输入（如load、reset、enable、clk）和单向的数据输入（如地址数据信号address）等。 

2．输出（OUT）   

        输出模式只允许信号离开实体，常用于计数输出、单向数据输出、被设计实体产生的控制其他实体的信号等。注意：输出模式不能用于被