Reading intermittently wrong data from core.Try slower target speed

最新推荐文章于 2024-03-13 22:34:05 发布

Ysu-Slade

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分类专栏： vivado 文章标签： verilog fpga

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FPGA在下板调试时出现Reading intermittently wrong data from core.Try slower target speed报错或者是Cheak that the hw_server is running and the hardware connectivity to the target 在这里插入图片描述
这个错误的原因是因为dbg_hub时钟和逻辑分析的采样时钟一样而产生的错误，所以要求降低逻辑分析ILA的时钟频率，或者增加dbg_hub时钟频率。

他们都连接的是我数字分频的时钟，都是几兆频率

解决方法把dbg_hub时钟连接板内输入的50兆时钟，成功解决问题。set up debug之后dbg就会和ila时钟一样，连在一起，我是在约束里面改的
在这里插入图片描述

更改之后
在这里插入图片描述

成功调处波形

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Reading intermittently wrong data from core.Try slower target speed

FPGA在下板调试时出现Reading intermittently wrong data from core.Try slower target speed报错或者是Cheak that the hw_server is running and the hardware connectivity to the target这个错误的原因是因为dbg_hub时钟和逻辑分析的采样时钟一样而产生的错误，所以要求降低逻辑分析ILA的时钟频率，或者增加dbg_hub时钟频率。他们都连接的是我数字分频的时钟，
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