数字集成电路设计初级知识（二）

不可被综合的语句

1. wait
2. defparam:编译时重载参数值
3. tri:net类型
4. repeat：将一块语句循环执行确定次数
5. while：在条件表达式为真时一直循环执行（while在在2001标准以后支持）
6. forever：重复执行直到仿真结束
7. =/!：值相同/不相同
8. initial
9. UDP(User Defined Primitive)
10. fork…join块
11. event类型
12. real类型
13. time类型
14. assign deassign结构
15. force release结构

asic和fpga的区别

17. FPGA和ASIC全定制电路：
    ASIC——专用集成电路
    ASIC由IC设计人员根据特定的电路需求，设计专用的逻辑电路，在设计完成后生成设计网表，交给芯片制造厂家流片。在流片之后，内部逻辑电路就固定了，芯片的功能也就固定的。
    FPGA——现场可编程门阵列
    FPGA由Xilinx，Alter等器件厂家提供，设计人员只需要根据需求选择相应的器件，然后设计逻辑电路，并下载到FPGA器件中去，实现需求的电路功能，随时可以修改电路功能。
    用途
    FPGA主要用于要求快速迭代或者小批量产品，或者作为ASIC的算法验证加速。
    ASIC用于设计规模大，复杂度比较高的芯片，或者是成熟度高，产量比较大的产品
    成本
    小批量需求时，单片FPGA成本低于ASIC，随着产品量的增加，单片ASIC成本逐步降低
    功耗
    在相同工艺条件下，FPGA要大于ASIC。FPGA，尤其是基于占用大量硅面积的、每个单元六个晶体管的静态存储器（SRAM）的查寻表（LUT）和配置元件技术的FPGA，其功耗要比对等的ASIC大得多
    速度
    FPGA内部是基于通用的结构，根据RTL设计选择内部布局布线，当然通用必然导致冗余。
    ASIC是根据设计需求，最优化cell逻辑资源，并且做到最优布局走线，降低走线延迟和CELL延时。
    面积
    定制化的电路设计和工艺使用ASIC面积小于FPGA。
    流程：aisc需要引入ASIC版本源码，插入DFT，功耗估计等后端流程，fpga需要先选择符合设计要求的FPGA芯片
    PPA:性能（Performance）、功耗（Power）、面积（Area）

DMA

DMA（Direct Memory Access）直接内存访问，是一种计算机系统中的数据传输技术，它允许某些硬件子系统直接向主系统内存读写数据，而无需CPU的直接介入。这种方式可以显著提高数据传输的效率，减轻CPU的负担，使CPU可以同时处理其他计算任务。

sram与触发器存储功能的区别，原理区别

SRAM（静态随机访问存储器）和触发器在实现存储功能的原理上有明显的区别。这些差异体现在它们的结构、存储方式、以及如何读写数据。
SRAM的原理：
SRAM将数据存储在双稳态的门电路中。典型的SRAM单元是由六个晶体管组成的双稳态电路，这个电路能够不断地刷新其内部状态，保持数据稳定存储，直到被外部信号更改。其中：
四个晶体管构成了两个交叉耦合的逆向器，形成了一个双稳态的存储单元，可以存储一个位（bit）的数据。
另外两个晶体管用作访问晶体管，控制该存储单元是否与数据线相连，以进行数据的读取或写入。
SRAM的特点是访问速度快，但相对占用更多的面积（由于使用了六个晶体管）。
触发器的原理：
触发器是一种基本的数字存储元件，可以存储一位的信息。最简单的触发器包括RS（置位-复位）触发器和D（数据）触发器等。触发器的一个关键特性是它们根据时钟信号的边沿（上升边缘或下降边缘）来更新状态，可以用来实现同步数字逻辑电路中的存储和状态机等。
RS触发器：由两个逻辑门构成，可以存储一位信息，但它缺乏时钟信号，所以通常不在同步逻辑电路中使用。
D触发器：最常用于同步逻辑电路中。D触发器在时钟信号的特定边沿捕获数据输入端（D端）的值，并将其存储到内部，输出端（Q端）则反映这个存储的值。D触发器通常含有一个或几个逻辑门和至少一个RS触发器来构成一个以时钟信号为控制的存储电路。
区别性：
实现方式：SRAM依赖于双稳态的门电路持续维持数据状态，而触发器（尤其是D触发器）依赖于时钟信号来更新和维持其状态。
晶体管数量：标准SRAM单元需要六个晶体管，而触发器通常需要数个到数十个晶体管，具体取决于具体实现方式。
时序控制：触发器对时序控制有严格要求，尤其是在同步逻辑设计中，它根据时钟信号的边沿来更新数据。而SRAM的数据读写只需在访问晶体管使能的情况下进行。
应用场景：由于SRAM提供较快的访问速度，它适合大量数据存储，如缓存、内存等。触发器因其可靠的时钟控制特性，通常用于寄存器、计数器以及实现有限状态机等。
在实际应用中，选择SRAM或触发器作为存储解决方案取决于具体的设计需求，包括速度、空间、能耗和成本考量。

dc及后端输入输出文件类型

在数字IC设计流程中，使用Synopsys Design Compiler (DC) 等前端综合工具进行DC综合时，会涉及到多种不同类型的输入输出文件。下面列出了一些常见的文件类型及其作用：
常见的DC综合输入文件：
源代码文件（.v | .sv | .vhdl）：包括Verilog (.v)、SystemVerilog (.sv) 或 VHDL (*.vhdl) 描述的RTL源代码文件，是设计描述的高层次表示。
约束文件（.sdc）：Synopsys设计约束文件，指定了时序和设计约束（如时钟定义、建立和保持时间、false path，multi-cycle path等）。
技术库文件（.db | .lib）：标准单元库文件，包含了对应工艺节点的逻辑单元和它们的特性描述，用于综合过程中与源代码进行映射。
配置文件（.synopsys_dc.setup）：Synopsys DC工具的设置文件，包含了工具配置和环境设置信息。

常见的DC综合输出文件：
门级网表（.v | .vg | .vhdl）：综合后的门级网表，将RTL源代码转换成标准单元实例，可用于后端流程，如布局布线（Place & Route），门级仿真等。
报告文件（.rpt）：综合过程产生的各种报告，包括面积报告、时序报告、功耗报告和设计规则检查（DRC）报告等。
SDC文件（.sdc）：可以输出修改后的SDC文件，供后端布局布线时使用。
DB文件（.db）：经过综合后门级网表的二进制表示，通常由Design Compiler生成，供后续的设计步骤使用。
脚本文件（.tcl | .scr）：包含用于执行综合操作、结果分析或后续处理命令的脚本。

以上文件及其对应类型不仅在Synopsys Design Compiler中常见，也是数字设计流程中不同阶段和任务的基本要素。要注意的是，由于在IC设计中会使用多种工具和软件平台，文件后缀可能会根据你所使用的特定工具略有不同。理解每种文件的内容和作用对于掌握整个数字设计流程至关重要。在实际的设计工作中，一定要根据自己工作环境的具体情况来确定文件类型和用途。