FPGA IP核之PLL四种输出模式的理解

一、源同步模式

使得进入管脚时的数据和上升沿的相位关系与到达芯片内部第一级寄存器时数据和上升沿的相位关系保持不变 （通过调整内部的布局布线延时做到的，用于数据接口，特别是高速的情况下）

详细理解：左侧是信号源，产生data和clk 频率信号clk经过锁相环之后到FPGA寄存器,数据也到FPGA里面的寄存器。但是由于data和clk到FPGA的路径不一样，导致时间不一样，于是出现不同步的现象。这种现象会使得每次敏感时钟沿来了去采集数据出错。（错位的感觉）

使用源同步之后，Data at register和clock at register之间的相对关系和datapin与pll reference clock的相对关系一致。

如何使之一致的？

通过改变clk到pll的布局布线来控制时间，通过改变data到寄存器的时间 各方面协调

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二、无补偿模式

External PLL clock outputs是对应下面红色波形的

三、标准模式

对内部时钟补偿，当外接时钟的时候，不补偿。

四、零延时缓冲模式

输出有补偿 ，但使用在内部寄存器上没有补偿

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在配置IP核时没有特殊需求 就选择标准模式