FPGA 及数字电路基础小知识（三）

模块输入是时钟和复位，输出为

模块图转化成Verilog code 

声明模块，用module来声明，之后写输入输出列表。输入只能是wire，因为只有线性才能接入。

output可以wire，也可以是reg。

最小逻辑单元 slice，一个slice上有多少个lut，

FPGA内部最主要的、最需要关注的部件是CLB（Configurable Logic Block，可配置逻辑块）、Input/Output Block（输入/输出块）和BlockRAM（块RAM）。