创建 Qsys Component 时出错:There are multiple signals with role "xxxx".

出错内容:

There are multiple signals with role "export". Components using hw.tcl package 14.0 and greater must specify unique signal roles.

原因:

分析文件自动添加接口和信号时,多个同类信号使得 add_interface_port 语句有错误。

add_interface_port conduit_end avs_s1_export_DACDAT export Output 1
add_interface_port conduit_end avs_s1_export_DACLRC export Input 1

这里两个export是重名的信号。

搜索 add_interface_port 使用实例:

# The clock interface has two signals, named "clk" and "reset_n" of types "clk" "reset_n"

add_interface_port clock_sink clk clk input 1

add_interface_port clock_sink reset_n reset_n input 1

对比正确语句

add_interface_port s1 avs_s1_read read Input 1

add_interface_port s1 avs_s1_write write Input 1

修改为:

add_interface_port conduit_end avs_s1_export_ADCDAT export_adcdat Input 1
add_interface_port conduit_end avs_s1_export_ADCLRC export_adclrc Input 1

Done

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Qsys 是 Intel FPGA 开发套件(Quartus Prime)中用于构建可编程逻辑的集成设计环境。使用 Qsys,我们可以方便地创建和配置用于通信的硬件组件和总线。其中之一是 Altera PCI Express(PCIe)模块,用于与主机(如计算机)进行高速数据传输。 要在 Qsys创建 Altera PCIe 模块,可以按照以下步骤进行: 1. 打开 Qsys创建一个新项目。选择适当的 FPGA 设备和钟频率等参数。 2. 在 Qsys 的左侧面板中,选择“IP 生成器”选项卡,并在搜索框中输入“PCIE”以找到 Altera PCIe 模块。 3. 双击 Altera PCIe 模块,然后选择所需的 PCIe 版本和模式(例如 Gen2 x4)。 4. 在模块配置界面中,设置 PCIe 的基本参数,例如总线宽度、传输速度等。还可以选择是否启用插座上管脚的电源管理功能。 5. 完成配置后,点击“完成”按钮来生成 PCIe 模块的实例。 6. 若要与 PCIe 模块进行数据收发,可以在 Qsys 中添加适当的数据处理模块,例如 FIFO、DMA 控制器等。 7. 连接 Altera PCIe 模块和其他模块之间的信号和钟,并确保适当地设置引脚映射。 8. 单击“生成”按钮以生成 Qsys 项目,并在完成后将生成的设计文件导入到 Quartus Prime 中进行综合和布局布线。 9. 完成编译后,可以将生成的二进制文件下载到 FPGA 并与计算机进行 PCIe 通信。 通过以上步骤,我们可以在 Qsys 中轻松地创建 Altera PCIe 模块,并与其他硬件模块进行集成,以满足高速数据传输的需求。这样,我们可以更方便地开发和部署基于 PCIe 技术的应用程序。

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