allegro设置规则

最新推荐文章于 2024-07-28 19:21:31 发布
最新推荐文章于 2024-07-28 19:21:31 发布
阅读量4.9k 收藏 5
点赞数
分类专栏： cadence教程 文章标签： allegro cadence教程

Allegro16.3之后版本增加了约束管理器（Constraint Manager）。将间距约束（Spacing Rules）设置、物理约束（Physical Rules）、相同网络间距（Same Net Spacing）都以数据表形式放入了约束管理器中。

  • Electrical：设置电气约束
  • Physical：设置物理约束
  • Spacing：设置间距约束
  • Same Net Spacing：设置Net to Net Spacing之间的约束规则
  • Propercities：设置元器件或网络属性
  • DRC：显示DRC错误信息

未完待续………………………

枫_在路上
关注
  • 0
    点赞
  • 踩
  • 5
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
专栏目录
Allegro基本规则设置指导书之Same Net Spacing规则设置
weixin_54787054的博客
11-05 2799
线到线，通孔pin，表贴pin，测试pin，通孔Via，盲埋孔，测试孔，微孔，铜皮，Bond finger，hole之间的间距。Allegro基本规则设置指导书之Same Net Spacing规则设置。下面介绍基本规则设置指导书之Same Net Spacing规则设置。设置pin到其它的间距，通孔pin和表贴pin。设置Bond Finger到其它的间距。设置Line到其它的间距规则。设置shape到其它的间距。设置Hole到其它的间距。打开或者关闭同名网络开关。设置Via到其它的间距。
Allegro16.6约束规则设置详解
02-27
Allegro线宽、间距、等长、差分规则设置，T型等长，阻抗设置等非常详细
Allegro 中3W原则和20H原则实现方法
weixin_40305633的博客
11-27 1303
Allegro 中3W原则和20H原则实现方法
Cadence Allegro 设置区域规则
qq_52552006的博客
07-11 288
cadence allegro区域规则设置
Allegro16.6约束规则设置详解(图文并茂)
01-03
Allegro16.6约束规则设置详解(图文并茂) ，描述allegro规则设置
allegro 约束管理Constraint Manager（一）
weixin_38975819的博客
03-16 2547
介绍Cadence allegro 约束管理器CM的使用方法。
Allegro16.6约束规则设置详解-SCC
05-19
Allegro16.6版本提供了强大的约束规则设置功能，以确保电路板设计的精确性和可靠性。以下是对Allegro16.6约束规则设置的详细说明。 **一、基本约束规则设置** 1. **线间距设置**： - **默认间距规则**：通过CM...
ALLEGRO规则设置
03-11
### ALLEGRO规则设置详解 #### 一、引言 在电子设计自动化（EDA）领域，Allegro是一款广泛使用的PCB设计软件。它强大的功能和灵活性使得设计师能够高效地完成复杂的电路板设计任务。其中，规则设置是Allegro的核心...
Allegro基本规则设置指导书.rar（共27页）
10-23
Allegro基本规则设置指导书.rar 在使用Allegro进行PCB设计的时候，规则设置是PCB开始进行设计的前提，规则设置的好，可以让PCB设计效果事半功倍。 本资源详细介绍了规则设置的全部功能，从物理规则，间距规则，电气...
Allegro 16.6 等长设置规则
09-21
#### 二、Allegro 16.6中的等长规则设置 根据提供的部分内容，我们将详细介绍如何在Allegro 16.6中设置等长规则，具体步骤如下： 1. **确定需要设置等长的信号网络**：本例中，从左至右有三个芯片，分别是U9、J12...
Allegro中的约束规则设置
04-01
目录 一：Physical（Line/vias）rule 物理特性（线宽和过孔）约束设置：............. 4 1）“Set values”设置约束特征值....................................................................5 2）“Attach property”绑定约束..................................................................... 6 3）“Assignment table”约束规则分配........................................................ 8 二“Spacing rule”间距约束设置........................................................................... 9 1）“Set values”设置约束特征值................................................................9 2）“Attach property”绑定约束.................................................................10 3）“Assignment table”约束规则分配...................................................... 11 三Constraint areas 区域约束设置...................................................................... 12 四Allegro 中走线长度的设置............................................................................13 1）差分线等长设置......................................................................................13 2）一组Net 等长.......................................................................................... 16 3）XNet 等长................................................................................................ 17
Allegro172版本线到铜皮不按照设定值避让的原因和解决办法
weixin_54787054的博客
02-11 1595
用Allegro做PCB设计的时候，有时会单独给某块铜皮附上线到铜皮额外再增加一个数值，如下图。如果不希望取消勾选shape_void_cline_region之外，还有两个解决办法。版本线到铜皮不按照设定值避让的原因和解决办法。额外设置多避让10mil，避让的结果却是。规则避让line到铜皮10.02mil。在规则的基础上，额外再避让10mil。mil，正确的是20.02mil。
Allegro 单独设置不同网络之间间距规则的方法
u010614434的博客
08-05 7530
打开约束规则管理器的间距规则设置窗口； 假设要设置A、B两个网络之间的间距规则，将A、B网络分别创建一个Class，如下图的 GND 和 RF ： 创建一个Class-Class，并分别在左右栏选择第二步创建的Class，点击OK，如下图： 选择好间距规则即可，回到PCB更新下即可看到效果！ ...
Allegro学习笔记——使用constraint manager建立电气约束
唯恋殊雨的博客
05-09 3467
Neck Gap - (-)Tolerance <= Primary Gap
cadence SPB17.4 - allegro - DRC error “Line to Shape Same Net Spacing“
最新发布
谢绝留言与私信
07-28 349
铺铜前DRC正确。铺铜后，DRC报错这个网络是GND, 铺铜的网络也是GND.按照道理来说，这是正确的。一条线穿过了同样网络的铜皮，这不正常么？以前，遇到这种DRC， 直接waive DRC. 不过 waive DRC 操作麻烦啊。想着能不能用规则来设置。
Allegro过孔打在焊盘上（via与pad重叠），如何显示DRC错误？
热门推荐
追逐火焰的飞蛾
08-20 2万+
把same net DRC打开，过孔在焊盘上有DRC出现 Set>Constraints...>点击Physical(lines/vias)rule set栏中的set valuses...按钮，将pad/pad direct connect设置成not allowed; Set>Constraints...>点击Physical(lines/vias)rule set栏中的set D
cadence 通孔焊盘_通孔焊盘内走线不报错
weixin_30844407的博客
01-17 1662
通孔焊盘内走线不报错，我不知道啥原因了。求帮忙,谢谢！same net drc打开cm规则不报错，drc已打开显示Same net的DRC查看看有没有打开，option里面，是不是都truelineline to thru pin (same netsacing都是设置的5mil)DRC层没打开，当然没有了line to thru pin (same net spacing设置的都是5m...
cadence SPB17.4 - allegro - 铺铜后DRC报错
谢绝留言与私信
06-14 4209
板子的布局走线都优化过了, 不铺铜也是可以用的. 铺铜能好点(有完整地平面, 制板容易, 焊接应力小).铺铜前, 进行了DRC, DRC通过, 0错误0警告.开始铺铜, 然后进行DRC检查, 突然报了好多错误. 因为将动态铺铜拿掉后, 再DRC, 0错误0警告.由此可以确认, 这些报错是铺铜引起的.仔细看错误提示, 这些都不能算作错误.查了资料后, 决定采用以下措施来消掉DRC报错:从归档工程中, 迁出铺铜前保存的原始工程.动态铺铜(有自动避让功能)在线DRC出现错误将动态铜皮转成静态铜皮(防止status
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值