FPGA小练习
文章平均质量分 50
sunny00544
这个作者很懒,什么都没留下…
展开
-
Verilog HDL 小练习(四)状态机
实践是最好的老师,通过项目实战才能把所学转化为实际的能力。——沃兹基一.什么是状态机?有限状态机(Finite State Machine,简称FSM)是表示有限个状态以及在这些状态之间的转移和动作等行为的数学模型.一般分为三种:分别是Moore型,Mealy型,以及混合型。这个练习主要讲Mealy型有限状态机。Mealy型有限状态机:由寄存器组和组合逻辑构成的硬件时序电路,其状态(即由寄存器组的1和0的组合状态所构成的有限个状态)只可能在同一时钟跳变沿的情况下才能从一个状态转向另一个状态,究竟原创 2021-04-05 21:16:55 · 1836 阅读 · 2 评论 -
Verilog HDL小练习(一)二路选择器&&三位加法器
二路选择器是一种及基础的逻辑电路其基本功能描述为,当选择0时输出a,选择1时输出bRTL级描述如下:module muxtwo(out,a,b,sl);input a,b,sl;output out;//============================reg out;always@(sl or a or b)//表示只要有一个变化就执行下面的语句if(!sl)out...原创 2018-07-17 22:09:45 · 7299 阅读 · 0 评论 -
VerilogHDL小练习(三)简单testbench的编写
笔者使用开发工具的是QuartusII在使用过程中也遇到很多问题不过经过咨询还是成功解决,下面是一个简单的二选一选择器的testbench。先贴出来二选一多选器的模型module muxtwo(out,a,b,sl);input a,b,sl;output out;//============================reg out;always@(sl or a or ...原创 2021-02-26 12:52:34 · 1344 阅读 · 0 评论 -
Verilog HDL小练习(二)简单的比较器&&三态驱动器
道路是漫长的,学习是一个不断积累的过程,持之以恒最难,有志者事竟成百二秦关终属楚,苦心人天不负三千越甲可吞吴,谨以此与那些朋友们共勉。1一个二位比较器 ------功能描述-------构造一个比较器,输入两个2位的量,相等时输出1,不相等时输出0。module compare(a,b,out);input [1:0]a,b;output out;assign o...原创 2018-07-19 22:11:35 · 3832 阅读 · 3 评论 -
Verilog HDL 语法学习(一)模块结构,数据类型&变量,基本运算符号
一.1模块结构模块(block)常见的写法module block(a,b,c,d); //module 模块名(端口1,端口2,端口3,....);input a,b; //a,b为输入端口output c,d; //c,d为输入端口assign c=a|b; //赋值语句 assignassign d=a&...原创 2018-07-25 22:58:49 · 669 阅读 · 0 评论