ZYNQ7020生成精度1ns的PWM波

Huang_Running

已于 2024-05-14 14:13:11 修改

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文章标签： fpga verilog

于 2024-05-13 17:42:43 首次发布

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ZYNQ7020生成精度1ns的PWM波

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GEN_1ns_PWM将并行10位数据转换为串行数据，DDR模式，10：1，并行时钟是串行时钟的5倍。需要100ns时间将数据右移完，每10ns右移一次。
该IP需要100M的axi时钟，200M本来是要用在odelay的，但最后编译不过就注释了，500M是用在oserdes的，这个需要和axi的时钟同源。
data_valid信号，每100ns产生一个高脉冲（10ns位宽），data范围是0~100，大于100会被限制为100。
因为7020的PL侧都是HR Bank，所以oserdes的输出要接OBUF。
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ZYNQ7020生成精度1ns的PWM波

GEN_1ns_PWM将并行10位数据转换为串行数据，DDR模式，10：1，并行时钟是串行时钟的5倍。需要100ns时间将数据右移完，每10ns右移一次。该IP需要100M的axi时钟，200M本来是要用在odelay的，但最后编译不过就注释了，500M是用在oserdes的，这个需要和axi的时钟同源。data_valid信号，每100ns产生一个高脉冲（10ns位宽），data范围是0~100，大于100会被限制为100。
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