system verilog 标准阅读笔记-IEEE Standard for SystemVerilog

最新推荐文章于 2024-07-29 15:06:34 发布

superyan0

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分类专栏： verilog

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SystemVerilog是建立在IEEE Std 1364之上的。SystemVerilog提高了基于Verilog的代码的生产率、可读性和可重用性。SystemVerilog中的语言增强提供了更简洁的硬件描述，同时还提供了使用现有工具进入当前硬件实现流的简单路径。这些增强还为定向和约束随机测试台开发、覆盖驱动验证和基于断言的验证提供了广泛的支持。

本标准中使用的惯例

这个标准被组织成条款，每个条款侧重于语言的特定领域。每个子条款中都有子条款来讨论各个构造和概念。讨论从介绍和可选的构造或概念的基本原理开始，接着是语法和语义描述，接着是示例和注释。

本标准中使用的术语惯例如下：

-该词用于表示严格遵守的强制性要求，以符合标准，不允许有任何偏差（应等于要求）。

-这个词应该用来表示，在几种可能性中，有一种被推荐为特别合适，而不提及或排除其他可能性；或者某一行动方针是可取的，但不一定是必需的；或者（以否定的形式）某一行动方案被否决但不被禁止（应该等于建议）。

-may一词用于表示在标准范围内允许的行动（may等于允许的行动）。

-can一词用于陈述可能性和能力，无论是物质的、物理的还是因果的（can等于能够）。

句法描述

正文使用以下约定：

-定义术语时的斜体字体

-等宽字体，用于示例、文件名和对常量的引用，特别是0、1、x和z值

-当引用实际关键字时，Verilog和SystemVerilog关键字为粗体等宽字体

使用Backus-Naur形式（BNF）描述SystemVerilog的形式语法。

巴科斯范式 以美国人巴科斯(Backus)和丹麦人诺尔(Naur)的名字命名的一种形式化的语法表示方法，用来描述语法的一种形式体系，是一种典型的元语言。又称巴科斯-诺尔形式(Backus-Naur form)。它不仅能严格地表示语法规则，而且所描述的语法是与上下文无关的。它具有语法简单，表示明确，便于语法分析和编译的特点。BNF表示语法规则的方式为：非终结符用尖括号括起。每条规则的左部是一个非终结符，右部是由非终结符和终结符组成的一个符号串，中间一般以“：：=”分开。具有相同左部的规则可以共用一个左部，各右部之间以直竖“|”隔开。

在双引号中的字("word")代表着这些字符本身。而double_quote用来代表双引号。

在双引号外的字（有可能有下划线）代表着语法部分。

尖括号( < > )内包含的为必选项。

方括号( [ ] )内包含的为可选项。

大括号( { } )内包含的为可重复0至无数次的项。

竖线( | )表示在其左右两边任选一项，相当于"OR"的意思。

::= 是“被定义为”的意思。

使用以下约定：

-小写单词，有些包含嵌入下划线，表示语法类别。例如：

模块声明

-黑体红色字符表示保留的关键字、运算符和标点符号，作为语法的必需部分。例如：

模块=>；

-竖线（|）分隔可选项，除非它以粗体红色显示，在这种情况下，它代表自己。例如：

unary_operator ::=
+ | - | ! | ~ | & | ~& | | | ~| | ^ | ~^ | ^~

-方括号（[]）包含可选项。例如：

input_declaration ::= input [ range ] list_of_variables ;

-大括号（{}）将一个重复的项括起来，除非它以粗体红色出现，在这种情况下，它代表自己。该项可能出现零次或多次；重复从左到右，就像使用等效的左递归规则一样。因此，以下两条规则是等价的：

list_of_param_assignments ::= param_assignment { , param_assignment }
list_of_param_assignments ::=
param_assignment
| list_of_param_assignment , param_assignment

-如果任何类别的名称以斜体部分开头，则等同于没有斜体部分的类别名称。斜体部分旨在传达一些语义信息。例如，“msb_index”和“lsb_index”等同于“index”

本标准内容

文中简要介绍了条款和附件，以供参考。有31条和11条

附件。所有条款以及附件A至附件I均为本标准的规范性部分。附件J和

附件K仅供参考。

第1条描述了本标准的内容和本标准中使用的惯例。

第2条列出了实施本标准所需的其他标准的参考。

第3条描述SystemVerilog源文本中使用的词法标记及其约定。它描述了

如何指定和解释词法标记。

第4条描述了对Verilog数据对象和数据类型的增强，包括新的变量数据对象

和类型、网络数据类型扩展、字符串类型、枚举类型、用户定义类型、结构和

工会。