芯片验证从零开始系列
文章平均质量分 88
王_嘻嘻
这个作者很懒,什么都没留下…
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UVM(二)——TLM通信
UVM(二)——TLM通信port和export端口的互联nonblockinganalysisanalysis连接多个impFIFO通信TLM是Transaction Level Modeling(事务级建模)的缩写。其本质是在UVM的各个component间以transaction进行通信。port和export在tlm通信中有三种常用的术语:put、get、transport。而三种属于都需要动作的发起者和目标。port即为发起者,export即为目标。对于tlm来说port和export只原创 2020-07-23 14:36:46 · 1908 阅读 · 0 评论 -
UVM(一)——UVM验证平台
UVM(一)——UVM验证平台UVM验证平台组成driver组件factory机制objection机制virtual interfaceconfig_db机制transactionUVM验证平台组成之前一直在忙比赛的事情,时隔一个月终于又能开始继续学习验证了!这次刚看完UVM白皮书第二章的内容,大致了解了一下UVM的框架,做个简单的总结。了解UVM后觉得其本质是一个框架,就像pytorch对于深度学习,以及其他高级语言在特定需求下的一种框架。UVM就是SV在IC验证中的一种框架。不用UVM也能完原创 2020-07-16 13:35:09 · 10988 阅读 · 0 评论 -
芯片验证从零开始系列(四)——SystemVerilog的OOP基础
芯片验证从零开始系列(四)——SystemVerilog的OOP基础class静态变量在程序中修改对象对象拷贝总结SV其类似于JAVA,编写程序时应该保持OOP编程的思想,所以这章简单介绍一下SV中OOP的特性。OOP能够创建复杂的数据类型,在抽象层次建立模型,通过调用函数来执行一个事务而不是一系列的信号翻转,这样可以将测试平台和设计细节分开。class类就是封装了数据和操作这些数据的子程序,以事务为单位。在SV中,可以把类定义在program,module,package中,或者这些块原创 2020-06-18 13:19:45 · 1047 阅读 · 0 评论 -
芯片验证从零开始系列(三)——SystemVerilog的连接设计和测试平台
芯片验证从零开始系列(三)——SystemVerilog的连接设计和测试平台接口interfacemodport验证环境结构激励发生器监测器检测器接口interface相信在用Verilog在写模块间连接的接口的时候,大家一定感受到了其中十分的麻烦。幸好SV接口提供了一种新型的面向抽象级建模的方式。SV添加了新的抽象端口类型interface;interface允许多个信号被整合到一起用来表示一个单一的抽象接口;并且多个模块可以使用同一个interface。SV中相当于可以自定义一个inte原创 2020-06-15 09:58:52 · 1537 阅读 · 0 评论 -
芯片验证从零开始系列(二)——SystemVerilog数据结构
芯片验证从零开始系列(一)——SystemVerilog数据结构SystemVerilog的数据类型二值逻辑定宽数组合并数组队列关联数组数组的方法数据类型选择的经验灵活性存储量排序自定义类型联合合并结构类型转换静态转换流操作符枚举字符串IC验证行业中主流的语言就是SystemVerilog,其占比高达70%以上。而验证方法学主流是UVM,占比也是碾压姿态,并且两者还有不断增长的趋势。所以要想学好IC验证,SystemVerilog和UVM是必学的。所以笔者从SV开始学习。SystemVerilog的原创 2020-06-06 20:36:16 · 2124 阅读 · 2 评论 -
芯片验证从零开始系列(一)——芯片验证概论
芯片验证从零开始系列(一)——芯片验证概论芯片开发流程动态验证技术静态验证技术Emulation和FPGA原型开发由于最近一个比赛要用到UVM验证,顺便多一门以后求职的手艺,准备系统地学习一下SV和UVM,也可以为之后的毕业论文和发展方向做一些准备。芯片开发流程1)市场人员和客户沟通确定用户需求2)系统设计人员按照功能划分为各个子系统3)子系统由设计团队开发实现4)验证人员对设计功能展开验证,发现设计缺陷,交由设计人员修正5)验证没有出现漏洞后,交由后端人员进行综合,布局布线6)后端人员将原创 2020-06-03 14:31:45 · 11691 阅读 · 0 评论