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verilog高级数字设计
文章平均质量分 83
王_嘻嘻
这个作者很懒,什么都没留下…
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Verilog HDL高级数字设计 从零学习(四)
Verilog HDL高级数字设计 从零学习(四)本章主要总结一下刚结束的第五章的内容,但由于第五章包含了亚稳态的知识,暂时还没有很懂,所以这部分内容会单独在后面在写一篇。用循环算法的数字机模型Verilog中的循环有四种,for,repeat,while和forever。用法都和C类似。Forever 和 disable对时钟发生器的使用Disable可以提前终止一个已命名的过程块,结果是将动作流转移到disable后的语句。always和forever尽管都是循环,但结原创 2020-05-27 13:09:37 · 1870 阅读 · 0 评论 -
Verilog HDL高级数字设计 从零学习(三)
Verilog HDL高级数字设计 从零学习(三)由于第五章内容较多,所以分为两部分来记录行为建模行为级模型描述的是逻辑电路的输入-输出模型,忽略了电路的低层次内部结构和物理实现的细节。(传播延时不包含在电路的行为级模型中,但对逻辑的物理实现施加了时序约束后,综合工具将考虑目标工艺库单元的传播延时)行为级建模的数据类型的简要介绍Verilog的所有变量都是具有预先定义的类型,且只有两种数据类型:线网型和寄存器型。线网变量起到物理电路导线的作用,建立对象的连接;寄存器变量用来存储信息。通常数据原创 2020-05-23 12:52:36 · 1361 阅读 · 0 评论 -
Verilog HDL高级数字设计 从零学习(二)
Verilog HDL高级数字设计 从零学习(二)刚看完了第四章的内容,在此记录一下。整个第四章主要是介绍了一些RTL级的设计思想和设计流程,没有过多的技巧性的内容。通常设计需要先完成HDL模型的设计,并综合成物理电路,然后进行功能,时序和故障覆盖的验证。设计流程:1) 编写文本形式的的电路或模型描述 (Verilog代码编写)2) 编译这些描述,以验证它的语法正确性。3) 对模型及其设计功能进行仿真验证。(RTL级功能验证)电路的Verilog模型将每个模块描述封装成输入——输出关系原创 2020-05-21 21:44:41 · 1084 阅读 · 0 评论 -
Verilog HDL高级数字设计 从零学习(一)
Verilog HDL高级数字设计 从零学习(一)标题由于年初刚决定转做FPGA开发,虽然开发板的很多例程都做过,但感觉做的都是接口和一些简单的协议,最近真的开始自己设计时才发现无从下手,还是基础太薄弱,所以决定从头学习一遍Verilog HDL高级数字设计这本书,并且将其中的设计,自行通过Verilog实现一遍。后续也会记录完成的一些自认为重要的FPGA设计。书的前两章是数电基础,就不赘述了,从第三章开始记录学习过程。3.4 时序机设计建立时间时序约束是指输入信号在时钟触发沿前的适当时间内保原创 2020-05-17 20:02:07 · 4035 阅读 · 0 评论