Verilog函数传递的实参是wire型的

比如说下面的例子：


其中top模块调用pc模块，刚开始模块调用时，可能会对传进去的实参的类型是否要与对应的形参类型相同有些疑问。这样一句话可能会解决所有疑问——输入端口可以由wire/reg驱动，但输入端口只能是wire；输出端口可以使wire/reg类型，输出端口只能驱动wire。

**1.Verilog中如果没说明参数的类型，那么默认就是wire型的，这也就是为什么一般input的话都没有写类型，因为它只能是wire型的。**比如说上面的例子，如果我们把top模块中的clk变量类型改为reg型的，直接就会提示下面的错误。

2.对于输出类型的话，可以使wire或reg型的，它只能由wire型驱动。也就是说，不管被调用的模块对应的形参是wire还是reg型的，只要是输出端口，那么传进去的实参都是wire型的，比如说上面的例子，如果我们把top模块中的nextPc变量类型改为reg型的，在运行时就会提示下面的错误。

其中wire型就是net型的一种。