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• 题目：Bit-Slicing FPGA Accelerator for Quantized Neural Networks
• 时间：2019
• 会议：ISCAS
• 研究机构：蒙特利尔大学/IBM

1 abstract & introduction

本篇论文的主要贡献：

1. 对于量化的神经网路利用bit-slicing和矩阵向量乘积的方法实现，提高性能
2. 同时采用流处理结构，减少了片外数据读写

相关工作：
Finn: A framework for fast, scalable binarized neural network inference 2017 FPGA
Design flow of accelerating hybrid extremely low bit-width neural network in embedded fpga 2018 FPL

2 提出的架构

2.1 卷积向量单元

可以进行n维方阵和n维向量之间的乘法，只不过矩阵和向量的element都是binary的，同时集成了最大池化和ReLU激活层
在这个电路中n=64，一共8个MVU，所以一个时钟周期可以完成64x64x8个MAC，250MHz的时钟频率就可以达到8.2TMAC/s，虽然这些MAC都是面向binary的

2.2 bit slicing

参考了论文Stripes: Bit-serial deep neural network computing 2016 MICRO
采用位串行的方式计算，对于r比特乘s比特的标量乘法，一共需要rs个一比特乘法，本文按照从MSB到LSB的顺序计算

2.3 数据流

刚刚说MVU是n维方阵，实际就对应n个input channel和n个output channel

Data vectors are 2n bits large, allowing for n ternary or binary elements意思应该是data是二值化或者三值化的
Weights tiles are n × n bits large and binary-only意思是权重是单值化的

为了最大限度地利用MVU的并行处理能力，在考虑权值对单个MVU的局部性的同时，最小化进出有限外部存储器接口的通信量，需要将神经网络的序列层权值分配给连续的MVU。
在CNNs的情况下，这允许所有MVU在它们可用时立即开始处理它们各自的图像数据行，防止它们空闲。
此外，如果CNN是纯前馈或近似前馈的，则以循环方式映射其层会导致权重在所有MVU之间的大致均匀分布，并且只需要一个轻量级的环互连。