Verilog HDL 学习笔记3-Latch

最新推荐文章于 2023-03-15 22:52:03 发布
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Verilog HDL 学习笔记3-Latch    第一次接触Latch是在大二学习数电的时候，那时候Latch被翻译成锁存器，当时还纠结着锁存器和寄存器的区别（要是当时我知道他俩的英文名叫latch和register我还纠结个P）。扯远了，话不多说，该说说latch与verilog的联系。   还是照惯例，首先必须放上关于latch的定义和解释。ALTERA 的reco
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Verilog HDL 学习笔记3-Latch

    第一次接触Latch是在大二学习数电的时候，那时候Latch被翻译成锁存器，当时还纠结着锁存器和寄存器的区别（要是当时我知道他俩的英文名叫latch和register我还纠结个P）。

扯远了，话不多说，该说说latch与verilog的联系。

   还是照惯例，首先必须放上关于latch的定义和解释。ALTERA 的recommended HDL coding中提到：

A latch is a small combinational loop that holds the value of a signal until a new value is assigned.

从上可以看出，latch是一个记忆元件或者说是存储单元，他能保持信号的值

   同时在网上找了找关于latch的中文定义。

锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，仅当锁存器处于使能状态时，输出才会随着数据输入发生变化。

从一般情况来看，锁存器多数是有电平锁存

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