Verilog HDL学习笔记1

1.Verilog HDL 程序结构

1.1 端口说明

模块端口是指模块与外界交互信息的接口，包括3 种类型：

（1）input: 输入端口，模块从外界读取数据的接口，在模块内不可写。
（2）output：输出端口，模块往外界送出数据的接口，在模块内不可读。
（3）inout：输入输出端口，也成为双向端口，可读取数据也可以送出数据，数据可双向流动。

1.2 模块例化

(1)位置映射法
 语法：
模块名 例化名 (连接端口1 信号名, 连接端口2 信号名, 连接端口3 信号名,…);

compare_core   inst_compare(
result0, a0,b0
);

(2)信号名称映射法
 语法
模块名 例化名
(.端口1 信号名(连接端口1 信号名),
.端口2 信号名(连接端口2 信号名),
.端口3 信号名(连接端口3 信号名),…
);

compare_core