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原创 【杂谈】比较杂的一些小tips
本篇算是一个乱葬岗，不对还是叫鸡尾酒吧，各种易忘的点凑起来的。持续更新~~~~~---------------------------------------------------------------------------------------------------------1.高速信号处理中的寄生效应所谓寄生效应就是那些溜进你的PCB并在电路中大施破坏、令人头痛、原因不明的小故障。...
2018-04-19 17:21:26
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原创 【信号处理】信号处理中的FFT后的意义及常用处理方法
前一段时间写了一些FPGA的相关知识，今天再总结一下FFT之后的作用和意义，以及常用的FFT的处理方法。信号处理的基础知识，备忘，真的是看了好多次忘了好多次！首先感谢一下forward博主，之前每次都看他《FFT结果的物理意义》这篇博文。---------------------------------------------------------------------------------...
2018-04-19 11:17:50
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转载 Xilinx-7Series-FPGA高速收发器使用学习—概述与参考时钟篇
xilinx的7系列FPGA根据不同的器件类型，集成了GTP、GTX、GTH以及GTZ四种串行高速收发器，四种收发器主要区别是支持的线速率不同，图一可以说明在7系列里面器件类型和支持的收发器类型以及最大的收发器数量。 图一 Xilinx的7系列FPGA随着集成度的提高，其高速串行收发器不再独占一个单独的参考时钟，而是以Quad来对串行高速收发器进行分组，四个串行高速收发器和一个CO...
2018-04-18 14:50:40
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转载 Xilinx-7Series-FPGA高速收发器使用学习—RX接收端介绍
上一篇博文介绍了GTX的发送端，这一篇将介绍GTX的RX接收端，GTX RX接收端的结构和TX发送端类似，数据流方向相反，不过和发送端也有一些区别，GTX的RX接收端结构图如图1所示：图1 下面将根据数据流方向介绍一下RX接收端各个电路部分的功能。 RX Equalizer (DFE and LPM)：RX信号从AFE（模拟前端）进来之后，首先经过RX均衡器，均衡器的主要作用是用于补偿信号在...
2018-04-18 14:49:42
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转载 Xilinx-7Series-FPGA高速收发器使用学习—TX发送端介绍
每一个收发器拥有一个独立的发送端，发送端有PMA（Physical Media Attachment，物理媒介适配层）和PCS（PhysicalCoding Sublayer，物理编码子层）组成，其中PMA子层包含高速串并转换(Serdes)、预/后加重、接收均衡、时钟发生器及时钟恢复等电路。PCS子层包含8B/10B编解码、缓冲区、通道绑定和时钟修正等电路。对于GTX的发送端来说，结构如图1所示...
2018-04-18 14:48:32
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转载 【FPGA】8B/10B编码--转自wiki百科
8B/10B，也叫做8字节/10字节或8B10B。8B/10B方式最初由IBM公司于1983年发明并应用于ESCON(200M互连系统），由Al Widmer和Peter Franaszek在IBM的刊物“研究与开发”上描述。 8b/10b编码的特性之一是保证DC 平衡，采用8b/10b编码方式，可使得发送的“0”、“1”数量保持基本一致，连续的“1”或“0”不超过5位，即每5个连续的“...
2018-04-17 23:11:10
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原创 【FPGA】高速信号处理中的片外信号输入输出静态时序分析
之前做的一个超宽带非均匀采样系统中遇到的一些问题，虽然本文所述方法并未实际用到并解决遇到的问题，但也是给了很大的启发和参考，所以今天专门整理出来作为备忘。 在高速信号处理时的时许约束不仅仅包括片内时序约束，要想实现高速信号的有效传输就必须进行片外静态时序分析。本文作为在高速信号处理时信号输入输出的理论参考，之所以说作为理论参考是因为由于高速信号处理，具体的一些参数无法实际计算出来，只...
2018-04-17 17:19:40
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原创 【FPGA】FPGA的输入、输出、扇出的那些琐事
emmm，之前四天没更新，今天先补一篇，补一篇之前在新浪博客写过的一篇博文，顺序可能和以前的不一样，根据理解重新编辑和补充，也算是重新学习一下。--------------------------------------------------------------------------------------在FPGA输入输出的时候，很多新手可能不理解为什么要加这些原语，这个IBUFGDS什...
2018-04-16 21:55:44
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原创 【FPGA】賽灵思的功耗预算
最近开了一个新项目，四天没更新了，有点乱，今天先捋一下功耗预算吧。賽灵思常用的功耗预算有两种方法： 1，对于设计前的功耗预算：对于方案初始芯片选型时，如果方案对于功耗有很大要求，那么第一步就是要进行芯片的功耗进行预估和评价，从而判断该片是否符合方案要求，当然选型时不光看功耗，也要看资源，准备下一篇总结一下资源的选型（只是这样想，具体下一篇写啥到时候再说）。 2，对于方案中的功耗预算：如...
2018-04-16 17:45:16
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原创 【FPGA】FPGA的内部构造
FPGA由6部分组成，分别为可编程输入/输出单元（IOB）、基本可编程逻辑单元（SLENCE）、嵌入式块RAM（block ram）、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等。整个FPGA的资源分布图如下：上图的分块按照时钟域分的块，前面有文章介绍FPGA的时钟中有详细介绍分块的规则。 ---------------------------------------------...
2018-04-11 16:48:31
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原创 【FPGA】賽灵思GTH/GTX内核使用---------------------2
这几天看别人的VHDL程序看的有点头疼，不能骂街，要保持一个码农的自我修养。---------------------------------------GTX/GTH的块时钟----------------------------------------------------------- 在Virtix6 FPGA中，GTX是以Quad为单位组织的，每个Quad包含4个GTX和2对差分时钟输...
2018-04-10 10:07:39
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原创 【FPGA】几种时序问题的常见解决方法-------3
清明小长假过去了，同学来了，这几天潇洒了几天，陪同学逛真的是累的哼哧哼哧的。今天写一下时许问题常见的跨时钟域的亚稳态问题。----------------------------------------------------------------------------------------先说明一下亚稳态问题： D触发器的原理图和程序：D触发器有个明显的特征就是建立时间（setup ...
2018-04-09 14:46:45
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原创 【FPGA】几种时序问题的常见解决方法-------2
今天准备要开始新的项目了，没想到这么快就要开始了，也就意味着我要从ISE转到VIVADO了。去年用过VIVADO，不过也忘得差不多了，无所谓了，老板开心就好，清明节也加不了班了，就放松一下吧。--------------------------------------------------------------------------------------------------------...
2018-04-03 23:06:47
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原创 【FPGA】几种时序问题的常见解决方法-------1
本来打算先更内核呢，结果这几天看的时序问题比较多，就打乱一下节奏吧。------------------------------------------------------------------------------1.扇出太多引起的时许问题。 信号驱动非常大，扇出很大，需要增加驱动能力，如果单纯考虑驱动能力可以尝试增加buffer来解决驱动能力，但在插入buffer的同时增加了r...
2018-04-02 21:38:49
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原创 【FPGA】clocking wizard配置（PLL/MMC内核配置）
明天准备更vivado的iserdes内核，ISE可能不怎么更了，由于毕设要开始搞了，准备直接转vivado，其实都差不多。今天先把ISE的始终管理内核说一下吧。 第一页，clocking features选项框中的1.Frequency synthesis选项是允许输出与输入时钟不同频率的时钟。2.Spread Spectrum选项是提供调制时钟输出，用来降低电子设备产生的电磁干扰的频谱...
2018-04-02 11:38:20
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转载 【FPGA】【转载】时序约束
转自：http://blog.chinaunix.net/uid-15887868-id-4091631.html在进行FPGA的设计时，经常会需要在综合、实现的阶段添加约束，以便能够控制综合、实现过程，使设计满足我们需要的运行速度、引脚位置等要求。通常的做法是设计编写约束文件并导入到综合实现工具，在进行FPGA/CPLD的综合、实现过程中指导逻辑的映射和布局布线。下面主要总结一下Xilinx F...
2018-04-02 10:39:49
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转载 【FPGA】【转载】Xilinx FPGA 学习笔记——时钟资源
在Xilinx的FPGA中，时钟网络资源分为两大类：全局时钟资源和区域时钟资源。全局时钟资源是一种专用互连网络，它可以降低时钟歪斜、占空比失真和功耗，提高抖动容限。Xilinx的全局时钟资源设计了专用时钟缓冲与驱动结构，从而使全局时钟到达CLB、IOB和BRAM的延时最小。区域时钟资源是独立于全局时钟网络的。Xilinx的器件分成若干个时钟区域，以Virtex-6为例，Virtex-6的最小器件有...
2018-04-01 21:28:41
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