＜RTL设计的艺术＞ CSA(进位保留加法器)的应用实例讲解

最新推荐文章于 2023-10-03 14:23:44 发布
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分类专栏： RTL设计的艺术 文章标签： verilog systemverilog 芯片
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本文链接：https://blog.csdn.net/u013613650/article/details/120526616
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本文通过一个64bit加法器设计的问题，阐述了在1GHz时钟频率下，原有电路由于串行加法器导致时序无法满足要求。通过对CSA（进位保留加法器）的原理介绍和应用，展示了如何改进电路，减少计算延迟，消除违约路径，从而优化时序。总结中指出，面对类似情况，使用CSA是一种有效的时序优化手段。
摘要由CSDN通过智能技术生成

目录

1、问题背景

2、存在问题的电路

 3、利用CSA改进的电路

 4、总结

1、问题背景

        在某次电路设计时我需要实现这样的功能：

        assign out = (sel ==0) ? c +d : a+ b +d；

        因为上述的操作数a/b/c/d都是64bit位宽数据，电路设计时存在串行的两个64bit加法器，最终导致时序无法满足需求（1GHz时钟），经过分析后利用CSA解决了这个问题。        

        CSA（carry save adder）的原理是在多个数据相加时可以将进位保留下来，只做一次进位传递（具体的CSA细节不在此赘述）。

2、存在问题的电路

存在问题的RTL代码如下：

上述代码对应的电路对应下面的图，关键路径用红线画了出来：

可以看到红线穿过了2个64bit加法器，导致延迟过大（无法在

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积小流哥
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