ISE中显示IP核的图形化界面

最新推荐文章于 2021-10-28 16:33:06 发布
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分类专栏： ise-教程 文章标签： xilinx-ise-fpga开发实用教程 ip核 图形化显示
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在FPGA开发过程中，查看和配置IP核的图形化界面能够提高效率。本文介绍了如何在Xilinx ISE中显示IP核的图形化界面，通过选择IP核、设置参数、生成.xco文件，再到将IP核以.v文件形式添加到设计层级，解决了从图形化界面转为文本表示的问题。同时，文章提供了当小灯泡图标消失后，如何通过Core Generator找回图形化界面的方法，帮助开发者更直观地配置IP核。
摘要由CSDN通过智能技术生成

在学习别人的Verilog代码时，常常会遇到人家设置好的IP核，但是自己要用.v文件看，非常麻烦。百度了很多也没有满意的结果，最后终于找到了方法，现贴出来，希望可以解决很多跟我有同样困惑的同学

比如例化一个PLL时钟的IP核。
采用图形化界面，则为：
首先，选择PLL的IP核
首先是选择PLL的IP核
然后，进行参数选择
这里写图片描述
选择完毕后，生成.xco文件，用于图形化显示

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csdn熊熊
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