FPGA基础入门篇(四) 边沿检测电路

最新推荐文章于 2024-06-24 18:16:15 发布

摆渡沧桑

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FPGA基础入门篇(四)——边沿检测电路

一、边沿检测

边沿检测，就是检测输入信号，或者FPGA内部逻辑信号的跳变，即上升沿或者下降沿的检测。在检测到所需要的边沿后产生一个高电平的脉冲。这在FPGA电路设计中相当的广泛。
没有复位的情况下，正常的工作流程如下：

（1）D触发器经过时钟clk的触发，输出trigger信号，保存了t0时刻的信号。
（2）同时由trigger通过非门输出信号，保留了当前时刻t1的触发信号
（3）经过与门输出信号pos_edge，neg_edge

a) 只有t0时刻为高，且t1时候为低的时候，与门输出高，此时为下降沿。
b) 只有to时候为低，且t1时候为高的时候，与门输出高，此时为上升沿。
当然，在复位的时刻，DFF被复位，无法检测触发信号。

二、采用一个触发器的边沿检测电路设计：

verilog代码实现：

//one trigger
module edge_detect(
input clk_i, rst_n_i, data_i, //输入端口
output posedge_o,negedge_o		//输出端口
);

//one regester
reg tri_1;

always@(posedge clk_i or negedge rst_n_i)
begin
    if (! rst_n_i)			//置位
    begin
        tri_1 <= 1'b0;
    end
    else
    begin
        tri_1 <= data_i;	//触发器
    end
end

assign negedge_o = tri_1 & (~data_i); 		//下降沿检测
assign posedge_o = (~tri_1) & data_i;     	//上升沿检测
endmodule

RTL电路
用vivado RTL分析电路
仿真代码及结果

module tb_test(
    );

reg clk_i,rst_n_i,data_i;
wire posedge_o, negedge_o;

//模块调用
edge_detect u1(
.clk_i(clk_i),
.rst_n_i(rst_n_i),
.data_i(data_i),
.posedge_o(posedge_o),
.negedge_o(negedge_o)
);

//initial
initial begin
clk_i = 0;
rst_n_i = 0;
#10
rst_n_i = 1;
data_i = 0;
#13
data_i = 1; 	//上升沿
#20
data_i = 0;		//下降沿
#15
data_i = 1;		//上升沿
#10
data_i = 0;		//下降沿
end

//clk 信号
always #5 clk_i = ~clk_i;

endmodule

仿真结果：
在这里插入图片描述
分析：在第一次上升沿时，由于上升沿离下个时钟上升沿间隔短，结果会产生“毛刺”，即我们的建立时间不够。

下面利用多个触发器可以延迟n-1个触发器的周期时间保证至少有一个时钟周期。

三、采用多个触发器的边沿检测电路设计：

verilog 语言实现(两个触发器及双边沿检测)

//two trigger
module edge_detect(
input clk_i, rst_n_i, data_i,
output posedge_o,negedge_o,double_edge_o
);

//two regester
reg tri_1;
reg tri_2;

always@(posedge clk_i or negedge rst_n_i)
begin
    if (! rst_n_i)			//置位
    begin
        tri_1 <= 1'b0;
        tri_2 <= 1'b0;
    end
    else
    begin
        tri_1 <= data_i; 
        tri_2 <= tri_1;  	二级触发器
    end
end

/*
reg     [1:0]   tri_r;
always @(posedge clk or negedge rst_n)begin
    if(rst_n == 1'b0)begin
        tri_r <= 2'b00;
    end
    else begin
        tri_r <= {tri_r[0], data};
    end
end
*/

assign negedge_o = tri_2 & (~tri_1);		//下降沿检测
assign posedge_o = (~tri_2) & tri_1;		//上升沿检测
assign double_edge_o = tri_1 ^ tri_2;		//双边沿检测

endmodule